[Styv 0]

Подскажите, как работать с двунаправленными портами? Как их описывать в VHDL и как назначить выводы ПЛИСа двунаправленными???

[Esquire 0]

Описывать порты как INOUT плюс сигнал разрешения вывода данных на трехстабильную шину OE.

 

entity sdr_data_path is

port (

OE : in std_logic;

DQIN : in std_logic_vector(DSIZE-1 downto 0);

DQOUT : out std_logic_vector(DSIZE-1 downto 0);

DQ : inout std_logic_vector(DSIZE-1 downto 0);

);

end sdr_data_path;

 

architecture RTL of sdr_data_path is

 

begin

 

DQ <= DQOUT when OE = '1' else (others => 'Z');

DQIN <= DQ;

 

end RTL;