[derioleg 0]

Собрал визуально проект логического анализатора для того чтобы прошить имеется сторонняя прога и собрана действующая схема LPT программатора но он работает с файлами формата rbt . Все галочки на компиляцию выставил не создается?

В заголовке у файла следующие данные

Xilinx ASCII Bitstream

Created by Bitstream C.16

Design name: 2.ncd

Architecture: spartan

Part: s05pc84

Date: Sun Feb 18 17:46:23 2007

Bits: 53984

1111111100100000000011010010110110011111

а далее 1и 0 для прошивки.....

Нужен совет и как привязать выводы проектируемой схемы к конкретным ногам ПЛИС Spartan

[Beby 8]

как привязать выводы проектируемой схемы к конкретным ногам ПЛИС Spartan

Для этого используются design constraint. Обычно, constraint вписываются в файл UCF (User Constraint File). Описание constraint'ов Вы можете найти в файле CGD.PDF (Constraint User Guide) - он должен находиться на Вашей машине где-то внутри %Xilinx%. Для размещения ножек по корпусу Вам нужен constraint LOC. Также Вы можете воспользоваться Constraint Editor'ом - если я правильно помню, то эта программа в указанной Вами среде позволяет задать расположение ножек ввода/вывода и Slew Rate для каждого выхода, также обязательно задайте параметры входного clock.

[derioleg 0]

Для этого используются design constraint. Обычно, constraint вписываются в файл UCF (User Constraint File). Описание constraint'ов Вы можете найти в файле CGD.PDF (Constraint User Guide) - он должен находиться на Вашей машине где-то внутри %Xilinx%. Для размещения ножек по корпусу Вам нужен constraint LOC. Также Вы можете воспользоваться Constraint Editor'ом - если я правильно помню, то эта программа в указанной Вами среде позволяет задать расположение ножек ввода/вывода и Slew Rate для каждого выхода, также обязательно задайте параметры входного clock.

спасибо за совет CGD.PDF в среде нет а вот Constraint Editor нашелся где можно почитать по подробнее как с ним работать? и что значит задать параметры входного clock

[YuP 0]

спасибо за совет CGD.PDF в среде нет а вот Constraint Editor нашелся где можно почитать по подробнее как с ним работать? и что значит задать параметры входного clock

 

Ответ будет банальным: в Helpe или на Xilinx.com

Ну например тут http://www.xilinx.com/itp/xilinx10/books/docs/cgd/cgd.pdf

[Beby 8]

и что значит задать параметры входного clock

Если есть тактирующие импульсы для ПЛИС, то САПР должен учитывать частоту, jitter и подобные параметры clock, который Вы подаёте на ПЛИС. Тогда САПР сможет Вам сказать будет ли работать Ваша схема на данной частоте или не будет - по моему это ключевой вопрос.

[YuP 0]

Судя по регистрации и вопросам Вы начали заниматься FPGA совсем недавно.

 

Просто категорически рекомендую ознакомиться с документом ISE Quick Start Tutorial, который,как и все другие(в частности Constraint User Guide) легко найти Help->Help Topics->Software Manuals.

 

Собственно,все вопросы,я думаю,сразу отпадут.Правда придется почитать на англицком(а по другому никак :laughing: )

[derioleg 0]

Просто категорически рекомендую ознакомиться с документом ISE Quick Start Tutorial, который,как и все другие(в частности Constraint User Guide) легко найти Help->Help Topics->Software Manuals.

Спасибо за советы.Да начал недавно пользуюсь книгой Тарасова Разработка цифровых устройств на плис. Схему спроектировал отладил(правда среда постоянно глючит то компилирует то нет помогает перезагрузка у меня старый Xilinx Foundation F2.1i, Build 3.1.162 использую Spartan XCS05)

файл rbt создался но где посмотреть привязку к ножкам не пойму на этапе схемотехнического проектирования Pin Param позволяет назначить например PORT_ID=3 а остальные параметры недоступны хелп в данном варианте сокращенный а быстрый старт отсуствует) Таак что если можно адресок по первому PDF закачал общий но пока не понятно) Заранее большое спасибо!

[derioleg 0]

Просто категорически рекомендую ознакомиться с документом ISE Quick Start Tutorial, который,как и все другие(в частности Constraint User Guide)

Ну чтож документ понятный нашел в инете ознакомился но это по другой среде там пин редактор есть а в Foundation как этиже операции делать?

[YuP 0]

Ну чтож документ понятный нашел в инете ознакомился но это по другой среде там пин редактор есть а в Foundation как этиже операции делать?

 

С Xilinx Foundation F2.1i не работал.А там что нет .ucf фалов или чего либо подобного?

 

И посмотрите вот эту ссылку http://www.seas.upenn.edu/~ese201/foundati...tion_intro.html Помоему то что нужно в закладке ii. Adding I/O Buffers, Pads or I/O terminals

[Beby 8]

У Вас в пакете есть замечательный инструмент, называющийся FPGA Editor - это программой Вы можете просмотреть детально как именно легли потроха ПЛИС.

В Xilinx Foundation до версии 4.x (не Xilinx ISE - они начались с версии 5.x) при помощи графической оболочки ножки задаются только при помощи Constarint Editor'а, который правит UCF файл Вашего проекта. В принципе, в этот файл можно вносить изменения и ручками - многие делают именно так.

[derioleg 0]

В Xilinx Foundation до версии 4.x при помощи графической оболочки ножки задаются только при помощи Constarint Editor'а, который правит UCF файл Вашего проекта. В принципе, в этот файл можно вносить изменения и ручками - многие делают именно так.

Спасибо за совет и рекомендации попробую сегодня, а примерчик кинуть можете, как назначить например ноги на конкретные порты, а то рекомендованное описание не нашлось в инсталляции... Заранее большое спасибо за советы выручаете несказанно ....

[Beby 8]

а примерчик кинуть можете, как назначить например ноги на конкретные порты, а то рекомендованное описание не нашлось в инсталляции...

Ну например вот - очень маленькая вырезка из одного из моих проектиков:

NET "IN_CLK" TNM_NET = "CLK";
TIMESPEC "TS_CLK" = PERIOD "CLK" 15.0 ns HIGH 50 % INPUT_JITTER 250 ps;

NET "CLK_UB" MAXDELAY = 2.4 ns;

INST "CORE/IOB_BLK.CLK_BUFG" LOC = "GCLKBUF1";
NET "IN_BU1_nOE<0>"   LOC = "P147" | IOSTANDARD = LVTTL  | IOBDELAY = IFD;
NET "IO_ROM_D<0>"     LOC = "P163" | IOSTANDARD = LVTTL  | IOBDELAY = NONE  | SLEW = SLOW  | DRIVE = 12;
NET "OUT_CFDATA_N<0>" LOC = "P224" | IOSTANDARD = LVPECL;
NET "OUT_ROM_A<0>"    LOC = "P103" | IOSTANDARD = LVTTL  | SLEW = SLOW  | DRIVE = 12;

TNM_NET - говорит что: NET "IN_CLK" является членом группы временных ограничений TNM_NET = "CLK".

TIMESPEC - для временной группы "CLK" задает параметры тактового сигнала.

MAXDELAY - для NET "CLK_UB" задаёт ограничение на максимальное время распространения сигнала.

LOC - задаёт расположение различных элементов.

IOBDELAY - задаёт задержку во входной цепи IOB.

SLEW - задаёт скорость нарастания фронта выходного сигнала.

IOSTANDARD - задаёт стандарт ввода/вывода.

DRIVE - задаёт максимальный выходной ток выходного сигнала.

 

IOSTANDARD и DRIVE первым Spartan - не поддерживаются и даны для примера (всё опции которые поддерживаются тем или иным элементом Xilinx FPGA Вы можете увидеть при помощи FPGA Editor'а).