[Yoo 0]

Не получатется соединить два PLL напрямую (Altera, Cyclone II), пишет ошибку фиттера:

Error: Can't fit fan-out of node altpllpll_1:PLL4|altpll:altpll_component|_clk0 into a single clock region

 

Я так понимаю это означает, что выход PLL должен соединиться с входом в его clock region, а у другого PLL clock region другой. Непонятно, ведь он должен уйти на GCLK, который доступен по всему кристаллу?

 

Кто нить понимает в чем проблема?

[des00 25]

Не получатется соединить два PLL напрямую (Altera, Cyclone II), пишет ошибку фиттера:

Error: Can't fit fan-out of node altpllpll_1:PLL4|altpll:altpll_component|_clk0 into a single clock region

 

Я так понимаю это означает, что выход PLL должен соединиться с входом в его clock region, а у другого PLL clock region другой. Непонятно, ведь он должен уйти на GCLK, который доступен по всему кристаллу?

 

Кто нить понимает в чем проблема?

 

RTFM!!!!

 

там написано что каскадировать PLL в этом семействе нельзя.

[Yoo 0]

RTFM, это что? В Cyclone II datasheet про каскадирование вроде как ничего нет.

[des00 25]

RTFM, это что?

 

Read The Fucking Manual

 

В Cyclone II datasheet про каскадирование вроде как ничего нет.

 

тем более если про каскадирование ни слова, то это уже намек что его делать нельзя :)

 

а вот тут указано точно, что можно подать на вход плл сыклона 2

 

Cyclone II Device Handbook, Volume 1 -> Chapter 7. PLLs in Cyclone II Devices -> Cyclone II PLL Hardware Overview -> Figure 7–2. Cyclone II PLL Block Diagram

 

This input can be single-ended or differential. If you are using a differential I/O standard, then the design uses two

clock pins. LVDS input is supported via the secondary function of the dedicated clock pins. For example, the CLK0

pin’s secondary function is LVDSCLK1p and the CLK1 pin’s secondary function is LVDSCLK1n. Figure 7–2 shows

the possible clock input connections to PLL 1

[cdg 4]

Кто нить понимает в чем проблема?

В чтении документации :)))

Если без лирики, то выводил наружу через IO и потом на глобальную ножку, по другому никак, в TQFP есть ножки IO расположенные прямо рядом с глобальными DEDICATED INPUT.

[Yoo 0]

"там написано что каскадировать PLL в этом семействе нельзя"

"тем более если про каскадирование ни слова, то это уже намек"

Это как понимать?

Ссылка на Figure 7–2 имеет отношение только к входным пинам (на PLL1 можно завести только c CLK0..3). При конфигурирование PLL на inclk0 можно подать любой внутренний сигнал.

 

Ошибка связана с "single clock region". См. например файл.

[Kuzmi4 0]

2 Yoo - при чём тут Arria GX ?? :07:

А на счёт вашего вопроса - тут подымался уже такой вопрос давненько, вроде там даже где то документированное подтверждение было приведено.. В обсчем действительно нельзя в 2-м сцЫклончике взять в дизайне и завести выход клока с одного плл на вход другого - нужно выводить наружу и заводить опять...

А вот в 3-м - уже можно ;)

[Yoo 0]

Эта ошибка вроде как решилась :rolleyes: применением буфера altclkctrl. Он вывел выход PLL на GCLK.

Теперь не хочет драйвирить вход другого PLL. Надо чем-то адаптировать GCLK на вход PLL. ??

 

Error: Illegal connection from Clock Control Block altclkctrl_1:PLL4_BUFFER|altclkctrl_1_altclkctrl_hia:altclkctrl_1_altclkctrl_hia

_component|clkctrl1 to destination node altpllpll_1:PLL2|altpll:altpll_component|pll -- destination node cannot be driven by global clock signals

[alexadmin 0]

Yoo, ну вам ведь уже не один раз сказали - во втором циклоне на pll можно подать сигнал только со специализированного входного пина.

[des00 25]

Во первых причем здесь ария жиикс ? разговор идет про сыклон 2.

 

Ссылка на Figure 7–2 имеет отношение только к входным пинам (на PLL1 можно завести только c CLK0..3).

 

повторяю еще раз для тех кто в танке, в сыклоне 2 подать сигнал на PLL можно ТОЛЬКО со входных ног. О чем в даташите черным по белому нарисовано и написано.

 

При конфигурирование PLL на inclk0 можно подать любой внутренний сигнал.

 

если вы ЭТО сделаете сообщите об этом в первую очередь фирме альтера, что нашли недокументированную фичу сыклона 2 %))

[Yoo 0]

Извиняюсь, вспылил :crying: . Нашёл и в доке

"The inclk must be driven by one of two dedicated clock input pins." Всем спасибо.