jovanny 0 14 марта, 2009 Опубликовано 14 марта, 2009 · Жалоба Error: Can't elaborate top-level user hierarchy - это следствие, а причина в Error: Bus name allowed only on bus line -- signal "component1_data[7..0]" причину устранил-ошибок нет-спасибо большое. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Andrew34 0 18 декабря, 2010 Опубликовано 18 декабря, 2010 · Жалоба Помогите пожалуйста разобраться с ошибкой в Quartus: Error: Top-Level design entity "Lasers" is undefined переписку выше читал, вроде у меня тоже всё проставлено, но я хз ... Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
vadimuzzz 0 18 декабря, 2010 Опубликовано 18 декабря, 2010 · Жалоба Помогите пожалуйста разобраться с ошибкой в Quartus: Error: Top-Level design entity "Lasers" is undefined переписку выше читал, вроде у меня тоже всё проставлено, но я хз ... во время создания проекта вы указали верхний модуль как Lasers. затем hdl или схематик с таким именем создан не был или имя поменялось. выберите в списке файлов проекта тот, что соотв. верхнему уровню, ПКМ на нем - Set as Top-Level Entity Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Andrew34 0 18 декабря, 2010 Опубликовано 18 декабря, 2010 (изменено) · Жалоба ну я вроде всё так и сделал, у меня 1файл vhdl: все названия это lasers . . . Ещё я вот что думаю, я библиотеку незнаю как подключить мож косяк в этом? в Assignmetns - settings - во вкладке library я даже и не знаю какой файл подсовывать... Если из имеющихся (то бишь сгенерированных), то с каким расширением? P.S.: Если не очень трудно можете взглянуть ? P.S.2: Я начинаю с 0, так что сильно не ругайтесь . . . :santa2: Laser_true.rar Изменено 18 декабря, 2010 пользователем Andrew34 Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Kuzmi4 0 18 декабря, 2010 Опубликовано 18 декабря, 2010 · Жалоба 2 Andrew34 Квартус же чёрным по белому написал: Error: Top-level design entity "Lasers" is undefined Значит нужно назвать наш Top-level design entity НЕ entity Example1 is port ( а вот так: entity Lasers is port ( Lasers.vhd Кстати, у меня глюканул ваш проект, пришлось заново создавать и прицеплять этот самый файл чтоб нормально отсинтезировал. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Andrew34 0 18 декабря, 2010 Опубликовано 18 декабря, 2010 (изменено) · Жалоба :laughing: ок. спасибо))) Подправил исходник vhdl, и закомпилил, вот ток если честно смущают Вонинги (аж 11 штук), можете прокомментировать?: (я не лентяй, просто не спец в инглише...) ________________________________________________________________________________ 1Вонинг(+куча подВонингов): Ignored assignments for entity "Lasers.vhd" -- entity does not exist in design. // Игнорирование назначений для объекта " ... " -- объект не существует в проекте (слово дизайн ведь здесь в этом смысле?) не понимаю я что-то, как не существует?! у меня ж всего 1 вхдл файл то в проекте... ________________________________________________________________________________ 2Вонинг: Timing Analysis does not suport the analysis of latches as synchronous elements for the currently selected device family // Временной анализ не поддерживает анализ защёлок (или другое слово?) как синхронных элементов для выбранного семейства устройств т.е. не могу симулировать мой файлик что-ли ? ________________________________________________________________________________ 3Вонинг: Found pins functioning as undefined clocks and/or memory enables // Найдены выводы функционирующие/работающие как ...???... Я вообще хз %) Изменено 18 декабря, 2010 пользователем Andrew34 Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
vadimuzzz 0 19 декабря, 2010 Опубликовано 19 декабря, 2010 · Жалоба читайте маны - они сеют разумное, доброе, правда не вечное (устаревают время от времени) http://www.altera.com/literature/hb/qts/qu...ii_handbook.pdf трудности с английским: http://electronix.ru/forum/index.php?showtopic=2417 и да, учим английский. если ткнуть в отчете на ворнинге/ошибке F1, то появится хелп по ней. Ignored assignments for entity "Lasers.vhd" -- entity does not exist in design. я решил так - удалил файл из списка и добавил его обратно. Timing Analysis does not suport the analysis of latches as synchronous elements for the currently selected device family В настройках классического анализатора ткните More Settings и переведите указанную опцию в OFF. Защелок у вас нет. Found pins functioning as undefined clocks and/or memory enables Квартус определил, что CLK - это клок, но никаких ограничений на него не нашел, о чем и уведомил. Создайте клок в настройках кл. анализатора и задайте требуемую Fmax. Laser.rar Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Andrew34 0 25 января, 2011 Опубликовано 25 января, 2011 (изменено) · Жалоба 2Kuzmi4 Проблемы с некомпиляцией Quartus и дурацкими ошибка ссылающимися на "invalid" файл лицензии решил установкой версии 9.1, т.к. она не требует лицензии воообще (путь к старой лицензии только удалил...) 2All Подскажите пожалуйста как бороться с Warning (13410): Pin "PULSE1" is stuck at GND ? и то же самое для питания: ... at VCC ? Гуглил... Не нашёл... Проект прилагаю... 5.RAR Изменено 25 января, 2011 пользователем Andrew34 Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
vadimuzzz 0 25 января, 2011 Опубликовано 25 января, 2011 · Жалоба Подскажите пожалуйста как бороться с Warning (13410): Pin "PULSE1" is stuck at GND ? и то же самое для питания: ... at VCC ? так у вас там константы кругом, вот он и пишет. счетчики-то не считают Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Andrew34 0 25 января, 2011 Опубликовано 25 января, 2011 (изменено) · Жалоба Подскажите пожалуйста как бороться с Warning (13410): Pin "PULSE1" is stuck at GND ? и то же самое для питания: ... at VCC ? вопрос снимается - отыскал ошибку в коде ________________________________________________________________________________ И ещё 1 ОЧЕНЬ важный для меня вопрос: почему у меня в проекте возникают 2 clk в assignment editor? Можете взглянуть? На каком примерно этапе я что-то не дообозначил или пропустил какую-нибудь тонкость??? И что мне делать с ними при прошивке? Одну надо удалить, а на другой принудительно назначить соответствующий вывод (43й для моей EPM7064SN)??? Изменено 25 января, 2011 пользователем Andrew34 Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
vadimuzzz 0 26 января, 2011 Опубликовано 26 января, 2011 · Жалоба Можете взглянуть? куда смотреть? в хрустальный шар? проект последний выкладывайте или хоть скриншот Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Andrew34 0 26 января, 2011 Опубликовано 26 января, 2011 · Жалоба :) Пардон 7.RAR Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
vadimuzzz 0 26 января, 2011 Опубликовано 26 января, 2011 · Жалоба а где вы 2 clk увидели? в пин-планнере 1 Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Andrew34 0 26 января, 2011 Опубликовано 26 января, 2011 · Жалоба Вот я в Assignmetn Editor прописал пины на которых мне удобно видеть выходные сигналы... Почему 2 clk? И что мне делать с ними при прошивке? Одну надо удалить, а на другой принудительно назначить соответствующий вывод (43й для моей EPM7064SN)??? Или прошивать как есть с 2мя? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
vadimuzzz 0 26 января, 2011 Опубликовано 26 января, 2011 · Жалоба это один и тот же сигнал. Assignments (не знаю как перевести точно, предписание что ли) на него может быть много. в вашем случае 1-е предписание - использовать временные ограничения с названием clk, 2-е предписание - расположить сигнал в PIN43. все у вас нормально в Assignments Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться