[misyachniy 0]

Переделываю пример VGA контроллера с мастером и DCFIFO под свою задачу.

Исходный пример испытан в железе и работает.

 

Отработка сигналов rdempty и rdreq в DCFIFO идет по положительному фронту rdclk(vga_clk)

always @(posedge vga_clk or negedge reset_n)

 

В инструкции пользователя от Альтеры Figure 8. http://www.altera.com/literature/ug/ug_fifo.pdf

видно что сигнал rdreq выставляется по спаду(точнее я должен описать поведение схемы)

а сигнал rdempty мегафункция выставляет по переднему фронту.

 

На сколько корректно менять сигнал(rdreq) по подъему тактирования?

[Shtirlits 0]

На сколько корректно менять сигнал(rdreq) по подъему тактирования?

На мой взгляд именно так и корректно работать. А то, что в документации нарисовано, можно воспринимать как повод написать вопрос в support.

Делайте как хочется, тайминги все равно quartus проверит.

[bychkov_vladimir 0]

На мой взгляд именно так и корректно работать. А то, что в документации нарисовано, можно воспринимать как повод написать вопрос в support.

Делайте как хочется, тайминги все равно quartus проверит.

 

 

согласен с Shtirlits, именно так корректно работать. В свое время "обкатал" эту мегафункцию вдоль и поперек. были проблемы с разрешением чтения по получению сигнала empty - пока не поэкспериментировал с задержкой между empty - rdreq упорно кроме одного цикла чтения не видел - хотя делал все как в даташите. Работаю с Stratix IIGX жду порядка двух тактов после сигнала empty по фронту выставляю rd и все фифо корректно читается

[murmel1 0]

видно что сигнал rdreq выставляется по спаду

Вы черезчур вглубь полезли. Так всегда рисуют в даташитах - что сигнал выставляется не одновременно с возврастающим фронтом, а несколько позже. На самом деле почти всегда все взаимодействующие сигналы меняются одним фронтом. Так что выставляйте сигналы по положительному фронту и не парьтесь, пока timing analizer не будет ругаться на clock setup