[Dimidrol 0]

Здравствуйте мальчики и девочки.

 

Сейчас работаю над большим проектом, и, так как раньше не использовал ничего подобного, решил разобраться с Incremental Design Flow, что бы уменьшить вермя компиляции.

 

Покопался в документации, обнаружил несколько способов такого рода работы. Один из них - использование констрейнтов синтеза типа MODEL...INCREMENTAL_SYNTHESIS. Но это, как я понял устаревший путь и Xilinx советует создавать Partition. В Project Navigator от ISE создание партиций делается элементарно (через оболочку или через Tcl скрипт. Это подробно описано в xapp918.pdf).

 

А вот как создать партиции в оболочке Active-HDL или через констрэйнты мне стало неясно. В этом, собстенно, и заключается вопрос. Кто-нибудь использует Partitioning в Active-HDL? Или это возможно только сделать через Project Navigator от ISE? Еще интересно услышать об опыте разбиения проекта на части при помощи AREA_GROUP.

 

P.S. Работаю в Active-HDL 7.3, синтезирую и компилирую все ISE 10.1.

[Beby 8]

Я использовал AREA_GROUP в ISE 7.1 - 9.2 но не для разбиений, а для повышения плотности размещения фрагментов (COMPRESSION = 1 - дабы "unrelated logic" укладывался в один Slice – повышалось быстродействие и уменьшалось количество межCLB соединительных линий) и изредка для размещения фрагмента в нужной мне зоне ПЛИС (RANGE).

Из полезных мелочей, насколько я помню, добавилась независимая статистика в MAP с результатами для каждой группы (AREA_GROUP).

[Dimidrol 0]

Ясно, AREA_GROUP совсем не для тех целей, которые преследую я, но, несомненно, полезная штука. Вот бы понять, как разбить проект на партиции из Active-HDL, а-то уж больно привык я к нему, переходить полностью на ISE не хочется.

 

Чувствется мне что тут должен быть какой-то механизм, через констрейнты или еще какие-нибудь настроечные файлы. Хотя с другой стороны, есть опасение, что это исключительно "фишка" Project Navogator...

 

Как выяснилось, в последней версии ISE прекращает поддерживать встроенный симулятор - еще и ModelSim нужно будет устанавливать.

[Beby 8]

Как выяснилось, в последней версии ISE прекращает поддерживать встроенный симулятор - еще и ModelSim нужно будет устанавливать.

Вы используете AHDL 7.3, а в нем тоже есть симулятор... собственно его и продают как среду проверки проектов. Но мне не удалось заставить симулятор AHDL 7.3 работать с несколькими SDF файлами одновременно при VHDL симуляции. А вот в ModelSim такое моделирование удалось сделать. Если быдете быть ModelSim, то берите только SE версию... в ней в единственной есть оптимизатор симуляции.

[Dimidrol 0]

Давно себя корю за то, что не использую тестбенчи. Возможно и от моделсима меня воротит, потому что там, вроде как, нет стандартных стимулов, как в Standart Waveform в Active-HDL. Чувствую, как только освою тестбенчи уже будет без разницы где работать, и в чем моделировать.

 

...берите только SE версию... в ней в единственной есть оптимизатор симуляции.

Учту, спасибо.