[gosha 0]

Никогда sdram не занимался.

 

Вопрос: судя по схеме datasheet sodimm micron.com, ~cs0, ~cs1 выбирают микросхемы памяти разрядов данных [63:32]/[31:0] .

 

Но, по исходникам контроллера sdram fpga altera на ~cs0/~cs1 направляется старший разряд шины адреса mk. Преобразование sdram_dq[63:0] - > data_bus[31:0] происходит за 2 такта вне зависимости от ~cs0/~cs1.

 

Что понял не так? Пропадаю.

http://download.micron.com/pdf/datasheets/...C32_64x64HG.pdf

ref_sdr_sdram_verilog.zip

[rokhan 0]

Я лично так и не понял в чем вопрос. Что не так то?

 

Вы всё верно описали.

 

сs0/cs1 никакого отношения к преобразованию 64>32 не имеют, они лишь указываю на блок памяти с которым ты работаешь, по-этому и на них и приходиться старший разряд.

 

а преобразование 64->32 можно за 2,3,4 такта сделать ...за сколько захочешь.

[gosha 0]

Я лично так и не понял в чем вопрос. Что не так то?

 

Вы всё верно описали.

 

сs0/cs1 никакого отношения к преобразованию 64>32 не имеют, они лишь указываю на блок памяти с которым ты работаешь, по-этому и на них и приходиться старший разряд.

 

а преобразование 64->32 можно за 2,3,4 такта сделать ...за сколько захочешь.

 

Вопрос: ~cs0/~cs1 выбырают старшее / младшее 32- разрядное слово на 64 битной шине данных? Что, вро- де бы, на схеме электрической .pdf изображено.

 

Судя по altera appnotes, это не так. При подаче '0' на любой rank (cs0/cs1) получаем/пишем все 64 бита.

[rokhan 0]

неее ЦС0 и ЦС1 выбирают до 128М или после память просто делиться на low mem and high mem

 

и ВСЕГДА 64 бита

Изменено 24 декабря, 2008 пользователем rokhan