[ZwergNase 0]

Смотрю проект в ChipScope. Возникает проблема с просмотром элемента, объявленного в исходнике на verilog как wire. Синтезатор XST после каждой компиляции меняет название этого элемента (оно может выглядеть например как N4253) и мне приходится заново создавать подключение в *.cdc файле. Можно ли настроить синтезатор, чтобы название провода не менялось при компиляции, а ещё лучше оставалось таким, каким было объявлено в исходнике? Опция wysiwyg работает только для CPLD, а у меня Spartan3.

[makc 218]

Можно попробовать использовать констрейн S (SAVE):

SAVE NET FLAG Description

SAVE NET FLAG is a basic mapping constraint. Attaching the Save Net flag to nets or

signals affects the mapping, placement, and routing of the design by preventing the

removal of unconnected signals.

The flag prevents the removal of loadless or driverless signals. For loadless signals, the S

constraint acts as a dummy OBUF load connected to the signal. For driverless signals the S

constraint acts as a dummy IBUF driver connected to the signal.

If you do not have the S constraint on a net, any signal that cannot be observed or

controlled via a path to an I/O primitive is removed.

The S constraint may prevent the trimming of logic connected to the signal. SAVE NET

FLAG can be abbreviated S NET FLAG.

SAVE NET FLAG Propagation Rules

SAVE NET FLAG is a net or signal constraint. Any attachment to a design element is

illegal.

SAVE NET FLAG prevents the removal of unconnected signals. If you do not have the S

constraint on a net, any signal not connected to logic or an I/O primitive is removed.

SAVE NET FLAG Syntax Examples

Following are syntax examples using the constraint with particular tools or methods. If a

tool or method is not listed, the constraint may not be used with it.

Schematic Syntax Example

• Attach to a net or signal

• Attribute Name: S

• Attribute Values: TRUE, FALSE

VHDL Syntax Example

Declare the VHDL constraint as follows:

attribute S: string;

Specify the VHDL constraint as follows:

attribute S of signal_name: signal is “{YES|NO|TRUE|FALSE}”;

[ZwergNase 0]

Спасибо за ответ)

К сожалению, не помогает. Когда устанавливаю этот констрэйн на провод, то после синтеза пропадает двунаправленная нога, к которой этот провод был подключен.

Наверное этот констрэйн не для моего случая, потому что мой провод не висит в воздухе, а идёт дальше на логику.

[Beby 8]

Для аналогичной цели (только на VHDL и для силуляции), я использую keep - попробуйте - а вдруг поможет ?

Ну а применение к Virilog XST вы найдете в %Xilinx%\doc\usenglish\books\docs\cgd\cgd.pdf

[tolik1 0]

Смотрю проект в ChipScope. Возникает проблема с просмотром элемента, объявленного в исходнике на verilog как wire. Синтезатор XST после каждой компиляции меняет название этого элемента (оно может выглядеть например как N4253) и мне приходится заново создавать подключение в *.cdc файле. Можно ли настроить синтезатор, чтобы название провода не менялось при компиляции, а ещё лучше оставалось таким, каким было объявлено в исходнике? Опция wysiwyg работает только для CPLD, а у меня Spartan3.

В настройках синтезатора установите обцию keep hierarhy - yes мне помогло.

[ZwergNase 0]

Спасибо за ответы)

Keep не помогает, Keep hierarchy установлен с самого начала (тож не помогает).

Буду писать в Xilinx.

[ZwergNase 0]

В XILINX посоветовали использовать KEEP (мне это не помогло) или сгенерить ICON и ILA в ChipScope Core Generator, а потом вручную подключить нужные для просмотра провода (чем я и воспользовался).