andriyg 0 5 сентября, 2008 Опубликовано 5 сентября, 2008 · Жалоба Всем привет! какой самый честный метод детекции фронтов сигналов заводящихся на от внешних устройств? Сам использую 2 тригера ---->[T0]--"1"-->[T1]--"0"--> когда выход Т1 = "0" и выход Т0 = "1" решаю что rising edge Есть ли проще/более правильное решение? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Rst7 5 5 сентября, 2008 Опубликовано 5 сентября, 2008 · Жалоба На самом деле надо 3 триггера, для того, чтобы избавится от возможной метастабильности. Проверять второй и третий в цепочке. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
makc 218 5 сентября, 2008 Опубликовано 5 сентября, 2008 · Жалоба Правильно будет использовать три триггера: первые два образуют классический синхронизатор, третий используется для определения фронта. В Вашем варианте возможный проблемы, т.к. первый триггер может оказаться в метастабильном состоянии. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
andriyg 0 5 сентября, 2008 Опубликовано 5 сентября, 2008 · Жалоба Правильно будет использовать три триггера: первые два образуют классический синхронизатор, третий используется для определения фронта. В Вашем варианте возможный проблемы, т.к. первый триггер может оказаться в метастабильном состоянии. Ок, я использовал 3 и 2 тригера, при двух вероятность метастабильности возрастает. Ладно, буду впреть везде ставить 3. Кстати при заводе внешних клока + логика + данные хорошо бы их заводить через один регистр. Чето я в спартане не нашел примитива подходящего. сообразить регистр на VHDL ? Тогда важно чтобы при разводке все тригера лягли близко друг от друга. Как Вы поступаете? Спасибо! Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
makc 218 5 сентября, 2008 Опубликовано 5 сентября, 2008 · Жалоба сообразить регистр на VHDL ? Тогда важно чтобы при разводке все тригера лягли близко друг от друга. Как Вы поступаете? Констрейнт RLOC. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
andriyg 0 15 сентября, 2008 Опубликовано 15 сентября, 2008 · Жалоба Все о том же: горожу FIFO + LocalLink source, нужно ли сигнал dst_rdy_n от заводить через триггер и соответственно сигналы от source -> destination пускать через тригера. Все конечно в одном FPGA и на одном клоке. вот как себя будет вести при 99% забитом чипе после ? Какое железное правило для грамотного дизайна? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
iosifk 3 15 сентября, 2008 Опубликовано 15 сентября, 2008 · Жалоба я в спартане не нашел примитива подходящего. Посмотрите шаблоны в ISE, там должен быть синхронизатор, который используется при пересечении клоковых доменов. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Maverick_ 15 16 сентября, 2008 Опубликовано 16 сентября, 2008 · Жалоба Пожожая тема осуждалась тут Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Dimidrol 0 13 ноября, 2008 Опубликовано 13 ноября, 2008 · Жалоба Посмотрите шаблоны в ISE, там должен быть синхронизатор, который используется при пересечении клоковых доменов. Расскажите пожалуйста поподробнее про синхронизаторы. Хочу все-таки узнать как это правильно делается. ЗЫ: в темплейтах не нашел ничего. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
des00 25 14 ноября, 2008 Опубликовано 14 ноября, 2008 · Жалоба Расскажите пожалуйста поподробнее про синхронизаторы. Хочу все-таки узнать как это правильно делается. многократно обсуждалось, поиск по ключевому слову "синхронозатор" выводит на тему http://electronix.ru/forum/index.php?showt...mp;#entry449467 там есть ссылки и примеры. Удачи !!! Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться