Vitali2008 0 3 сентября, 2008 Опубликовано 3 сентября, 2008 · Жалоба Можно ли в ISE 9.1 по схеме сгенерировать VHDL код автоматически? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Maverick_ 15 3 сентября, 2008 Опубликовано 3 сентября, 2008 · Жалоба Можно ли в ISE 9.1 по схеме сгенерировать VHDL код автоматически? Можно сгенерировать VHDL описание соединений модулей схемы. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
xvr 12 3 сентября, 2008 Опубликовано 3 сентября, 2008 · Жалоба Можно ли в ISE 9.1 по схеме сгенерировать VHDL код автоматически? А Verilog не утроит? Он вроде остается в папке проекта после синтеза. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться