alx_12 0 23 июня, 2008 Опубликовано 23 июня, 2008 · Жалоба Подскажите где можно найти информацию по методике верификации проектов для VHDL. Какую литературу на эту тему можно почитать и где ее можно достать? :) Читал книжку "Проектирование на ПЛИС. Курс молодого бойца" Там в принципе есть информация по верификации проектов. Но хотелось бы ознакомиться с этой темой подробнее. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
CaPpuCcino 0 23 июня, 2008 Опубликовано 23 июня, 2008 · Жалоба общепризнано: Writing Testbenches. Bergeron Janick найти её можно в закромах Родины (доступ у вас есть) инфрмация в ней немного устаревшая т.к. готовится к выходу новый стандарт VHDL-2008, который будет повторять все нововведения Verilog-2005, поэтому можете предвосхитить изменения методологии в VHDL и полистать книжечку того же автора под названием "Writing Testbenches with SystemVerilog" Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Maverick_ 15 24 июня, 2008 Опубликовано 24 июня, 2008 (изменено) · Жалоба Подскажите где можно найти информацию по методике верификации проектов для VHDL. Какую литературу на эту тему можно почитать и где ее можно достать? :) Читал книжку "Проектирование на ПЛИС. Курс молодого бойца" Там в принципе есть информация по верификации проектов. Но хотелось бы ознакомиться с этой темой подробнее. Почитай, может это одно и тоже что предлагает CaPpuCcino, но книжка действительно стоящая Writing.Testbenches.Functional.Verification.of.HDL.Models - Bergeron.pdf Самые-самые основы написания Testbenches во вложении распространение закрытых материалов не приветствуется в открытых разделах. Изменено 24 июня, 2008 пользователем vetal Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться