slog 0 30 января, 2008 Опубликовано 30 января, 2008 · Жалоба Пишу на VHDL, вроде все работает, но если посмотреть на полученную схему, что там компилятор нагородил, что-то совсем не оптимально выглядит. Если бы я делал схему из простой логики, делал бы совсем по другому, и меньше ресурсов бы ушло. Некоторые изменения VHDL кода изменяют и синтезируемую схему, и кол-во логических ячеек, хотя алгоритм работы схемы остается без изменений. Но методом тыка это делать долго. Вообщем что можно почитать о том как оптимально писать на HDL чтобы схема красиво ложилась в конкретную FPGA. Работаю с Altera. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
DmitryR 0 30 января, 2008 Опубликовано 30 января, 2008 · Жалоба Надо почитать даташит на используемый компонент, понять его архитектуру и держать ее в голове при написании кода. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
MobyDick 0 30 января, 2008 Опубликовано 30 января, 2008 · Жалоба Quartus II Handbook -> Volume 1: Design and Synthesis -> Section II. Design Guidelines -> Chapter 6 -> Recommended HDL Coding Styles (603KB) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Ender 0 8 марта, 2008 Опубликовано 8 марта, 2008 · Жалоба Прошу прощения, что с опозданием отвечаю... Сам столкнулся с этой проблемой. Хорошо показано, как правильно писать код для синтеза в фирменном гайде от Xilinx: Synthesis and Simulation Design Guide; конкретнее приемы кодирования для более корректного отображения в RTL: раздел Coding for Synthesis. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться