[bugzilla 0]

Hello.

 

В проекте есть два узла: работающий на большой частоте, и на пониженной. Тактируются одним клоком.

Если в проекте присутствует только высокочастотная часть, при роутинге анализатор таймингов показывает предельную частоту 70 МГц.

При добавлении низкочастотной части общая частота падает до 50 МГц, а необходимая мин. рабочая частота – 65 МГц.

Критические пути анализатор находит в высокочастотной части.

Собственно, вопрос: можно ли заставить роутер размещать сначала высокочастотные части, а потом уже с произольными таймингами низкочастотные?

 

З.Ы. Камень – CPLD XPLA3 от Xilinx (xcr3512-7pq208)

 

--

WBR, Andrew

[CaPpuCcino 0]

один из вариантов поработать над размещением и разводкой высокочастотного блока. зафиксировать результат. затем тоже самое с низкочастотным. а затем эти firm-cores склеить в общий дезайн

[DmitryR 0]

В CPLD такой фокус может не пройти, так как если места мало будут использоваться общие термы. Но вообще-то для CPLD проще всего наверное будет поставить фиттеру continue on impossible, чем пускать дизайн по modular flow, если таковой вообще приемлем для CPLD.

[bugzilla 0]

зафиксировать результат. затем тоже самое с низкочастотным. а затем эти firm-cores склеить в общий дезайн

Оно то понятно, но _как_ это сделать? Какие опции, настройки etc.?

 

З.Ы. Xilinx ISE 9.2i / J.36 (халявный с сайта Xilinx)

 

--

WBR, Andrew

[CaPpuCcino 0]

если таковой вообще приемлем для CPLD.

упс, действительно не обратил внимания на тип камня - очень вероятно что действительно нельзя - организация системы коммутации совершенно различна.

Оно то понятно, но _как_ это сделать? Какие опции, настройки etc.?

об этом пишут в документации на IDE. посмотрите на разные типы design flow. но скорее всего такой подход невозможен, как заметил DmitryR

[anubix 0]

Может проще будет сделать 2 разных клока чтобы один зависел от другого?

[bugzilla 0]

Всем спасибо, проблема решена

 

--

WBR, Andrew