gulashka 0 9 августа, 2007 Опубликовано 9 августа, 2007 · Жалоба В целях повышения квалификации интересуют вопросы связанные с самотестированием цифровых схем (теория, САПР для синтеза структур) и автоматическое создание тестов. В рунете вообще ничего не нашел, тоже пока не очень успешно. Посоветуйте методическую литературу. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
soshnev 0 10 августа, 2007 Опубликовано 10 августа, 2007 · Жалоба В целях повышения квалификации интересуют вопросы связанные с самотестированием цифровых схем (теория, САПР для синтеза структур) и автоматическое создание тестов. В рунете вообще ничего не нашел, тоже пока не очень успешно. Посоветуйте методическую литературу. ПОМОЖЕМ НОВЫМ ЧЛЕНАМ ФОРУМА !!! Я этим непосредственно не занимаюсь, но кое-что могу вспомнить... Заранее извиняюсь за то, что возможно не скажу что-то нового ... 1. Теория выходит теперь уже из прошлого века. Основной вопрос был как проверить на годность схему (или автомат) при производстве. Для этого надо было создать диагностические тесты. Они должны быть полными и их должно быть как можно меньше (сокращение времени измерения). Здесь в теории появляются термины: -- диагностические тесты -- наблюдаемость -- управляемость -- полнота покрытия тестов (полнота тестов) -- константная неисправность -- моделирование неисправностей Основные решения для сокращения тестов (про которые я что-то знаю) : - вcтраиваимые пути сканирования в аппаратуре (см. у программ синтеза synopsys,synplify и др.), JTAG и т п. - автоматический синтез тестов (например, через моделирование неисправностей "внедряется например по очереди константная неисправность 0 или 1 для каждого узла комбинационной схемы и генерятся ("наблюдаются") тесты способные её выявить...) (см. программы генерации тестов типа tetramax)) 2. Рекомендую ключи для поиска: - tetramax, tesgen(очень общий ключ),FaultSim. - ключевые слова по теории из п.1. Изначально было ПО под названием HILO, у CADENCE что-то типа DANTES. Попробуй поискать документацию у synopsys и cadence. 3. Дальнейшие подробности могу сообщить в зависимости от ответа на след. вопрос: А с какой целью интересует этот вопрос? Что планируется - использовать какое-то ПО или создавать своё ПО, или что-то другое? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
acex2 0 10 августа, 2007 Опубликовано 10 августа, 2007 · Жалоба В целях повышения квалификации интересуют вопросы связанные с самотестированием цифровых схем (теория, САПР для синтеза структур) и автоматическое создание тестов. В рунете вообще ничего не нашел, тоже пока не очень успешно. Посоветуйте методическую литературу. Регистрируешься на www.edaboard.com и ищешь в разделе EDA E-books Upload/Download по ключевым словам BIST, ATPG и DFT. Найдешь кучу книг, в том числе и академических. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
gulashka 0 10 августа, 2007 Опубликовано 10 августа, 2007 · Жалоба soshnev спасибки. А с какой целью интересует этот вопрос? Что планируется - использовать какое-то ПО или создавать своё ПО, или что-то другое? Цель - изучить и научиться применять методологию DFT при разработке цифровых СБИС Как я понял для решения задач и у Cadence и Synopsys есть свой софт. Scan цепочки вставляются во время синтеза и за это отвечает DesignCompiler / RTL Compiler . Вопрос тестопригодности и генерации тестов ->tetramax. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
grigorik 0 15 августа, 2007 Опубликовано 15 августа, 2007 · Жалоба soshnev спасибки. Цель - изучить и научиться применять методологию DFT при разработке цифровых СБИС Как я понял для решения задач и у Cadence и Synopsys есть свой софт. Scan цепочки вставляются во время синтеза и за это отвечает DesignCompiler / RTL Compiler . Вопрос тестопригодности и генерации тестов ->tetramax. У Synopsys а Scan цепочки вставляются DFT Compiler ом. Для этогоо софта нужна отдельная лицензия. DesignCompiler вызывает DFT Compiler а. DesignCompiler отвечает только за синтеза RTL кода. TetraMax генерирует тест векторы для ATE, по тест протоколу созданым DFT Compiler ом. Cadence не знаю . Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
AndreyB 0 21 апреля, 2009 Опубликовано 21 апреля, 2009 · Жалоба Кто нить вкурсе что с Cadence? И вообще где можно почитать какую нить рускоязычную литературу по етому вопросу:)? По каденсу нашёл только Encounter TTT, однако о етом продукте только брошурки рекламные...:( Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
VitalyM4 0 28 апреля, 2009 Опубликовано 28 апреля, 2009 · Жалоба Кто нить вкурсе что с Cadence? И вообще где можно почитать какую нить рускоязычную литературу по етому вопросу:)? По каденсу нашёл только Encounter TTT, однако о етом продукте только брошурки рекламные...:( У Кад*нса для создания DFT структур используется RC Compiler, дальше можно оптимизировать скан-цепочки по-месту при помощи First Enc*unter. А непосредственно для ATPG используется Enс*unter Test. Насчет генерации- тест векторов я не специалист, а вот с DFT помочь могу если будут предметные вопросы. Русскоязычной литературы нет, по крайней мере я не видел, но зато встречаются лабораторные работы разных университетов по этой тематике, доволно неплохой материал для старта. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
AndreyB 0 28 апреля, 2009 Опубликовано 28 апреля, 2009 · Жалоба Ok,cпс,буду иметь ввиду. В проекте с которым я разбираюсь скан-цепочки реализованны вручную, изначально для производственного тестирования использовались тестовые вектора сгенерированные из функциональных тестов,сейчас же с помощью ТетраМакс получилось сгенерировать тетсовые вектора более высокого уровня покрытия,и уже ети тестовые вектора будут использоваться для дальнейшего тестирования. Информацию ищу фактически любую,что по ДФТ,что по генерации векторов - ибо на данный момент кроме того что етот проект надо завершить, у меня дипломная работа на эту же тематику. Создание вручную скан-цепочек было обусловленно попыткой сэкономить место на кристале при синтезе,а так же ввиду использования SPI интерфейса для тестирования,который изначально существует на чипе(то бишь избежать дополнительных пинов и использование JTAG-интерфейса). Примерно как то так:) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
iosifk 3 28 апреля, 2009 Опубликовано 28 апреля, 2009 · Жалоба В рунете вообще ничего не нашел, тоже пока не очень успешно. Посоветуйте методическую литературу. Значит на моем сайте Вы тоже ничего не нашли? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
AndreyB 0 28 апреля, 2009 Опубликовано 28 апреля, 2009 · Жалоба Про JTAG у вас хорошие статьи,ну а именно о DFT что то не нашёл беглым взглядом на вашем сааайте. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
iosifk 3 28 апреля, 2009 Опубликовано 28 апреля, 2009 · Жалоба ... а именно о DFT что то не нашёл беглым взглядом на вашем сааайте. Статьи у Ментора есть, но на англ... Кстати, я в прошлом году летом писал софт про ATPG... Замучился, т.к. там слишком много "руками" надо объяснять софту. Джамперы - стоят или нет, резистор - это закоротка или обрыв, сборки резисторные все имеют разную цоколевку... Ну и так далее... Получалось довольно занудно. Еще смотрите на сайте Startest... Это бывшие наши и статьи у них есть на русском... Удачи! Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться