[StewartLittle 41]

Патч фиксит баг при использовании контроля целостности конфигурации (CRC Error) в циклонах и стратиксах (первых) :

 

********************************************************************

Problem: When using the CRC feature for Cyclone, Stratix, or Stratix

GX there is a known hardware issue that is described in

application note 357 (http://www.altera.com/literature/an/an357.pdf).

The software work-around for this hardware issue introduced a bug

in QuartusII 6.1. The software bug may cause an increased number

of no-fits or an increase in the possibility of CRC failures.

 

Solution: This patch fixes the issue. It is recommended that any Cyclone,

Stratix, or Stratix GX design using the CRC feature be re-compiled

with this patch.

 

Caution - You must either have previously installed the Quartus II

software version 6.1 or must install the Quartus II

software version 6.1 before installing this patch.

Otherwise, the patch will not be installed correctly and

the Quartus II software will not run properly.

********************************************************************

 

Патч для виндового квартуса залил в ..\upload\FPGA\_Altera_

Если нужен для линуха/соляриса, то просите на майсуппорте.

 

Да, обратите внимание :

********************************************************************

ALTERA DOES NOT WARRANT THAT THE FUNCTIONS CONTAINED IN THIS PATCH

WILL MEET YOUR REQUIREMENTS, OR THAT THE OPERATION OF THIS PATCH

WILL BE UNINTERRUPTED OR ERROR-FREE.

********************************************************************

:)

[Postoroniy_V 0]

мда.. уж..

вот сегодня глюк ещё один в 6.1 проявился -

имеем двухпортовую двухклочную память в проекте, компилируем под циклон2 - ОК

когда этот проект внедряем в SOPC builder в виде компонента для авалон шины - не компилится

ошибка -

Error: M4K memory block WYSIWYG primitive sdh_eth2:inst|eth_mac_tx_0:the_eth_mac_tx_0|TX_ETH:the_TX_ETH|lpm_ram_dp:tx_ram|

altdpram:sram|altsyncram:ram_block|altsyncram_e9q1:auto_generated|ram_block1a0" utilizes the dual-port dual-clock mode. However, this mode is not supported in Cyclone II device family in this version of Quartus II software. Please refer to the Cyclone II FPGA Family Errata Sheet for more information on this feature.

 

конечно если включить в настройках фиттера - Maintain Compability with All Cyclone II M4K Versions - On то всё ок...

:blink:

[Styv 0]

Привет!

 

Подскажи пожалуйста, из-за чего может быть такой глюк с Q 6.1: частенько вылетает JTAG-сервер (Error: Can't find JTAG Serverи) из-за этого невозможно прошивать ПЛИС, приходится перезапускать Quartus, а иногда и перезагружать Windows. Если есть какие-нибудь соображения подскажите плиз, а то очень уже достало :cranky:

[Postoroniy_V 0]

Патч фиксит баг при использовании контроля целостности конфигурации (CRC Error) в циклонах и стратиксах (первых) :

 

********************************************************************

Problem: When using the CRC feature for Cyclone, Stratix, or Stratix

GX there is a known hardware issue that is described in

application note 357 (http://www.altera.com/literature/an/an357.pdf).

The software work-around for this hardware issue introduced a bug

in QuartusII 6.1. The software bug may cause an increased number

of no-fits or an increase in the possibility of CRC failures.

 

Solution: This patch fixes the issue. It is recommended that any Cyclone,

Stratix, or Stratix GX design using the CRC feature be re-compiled

with this patch.

 

Caution - You must either have previously installed the Quartus II

software version 6.1 or must install the Quartus II

software version 6.1 before installing this patch.

Otherwise, the patch will not be installed correctly and

the Quartus II software will not run properly.

********************************************************************

 

Патч для виндового квартуса залил в ..\upload\FPGA\_Altera_

Если нужен для линуха/соляриса, то просите на майсуппорте.

 

Да, обратите внимание :

********************************************************************

ALTERA DOES NOT WARRANT THAT THE FUNCTIONS CONTAINED IN THIS PATCH

WILL MEET YOUR REQUIREMENTS, OR THAT THE OPERATION OF THIS PATCH

WILL BE UNINTERRUPTED OR ERROR-FREE.

********************************************************************

:)

после установки патча что то перестали конфигурится циклоны2, остальные не проверял

[MurrVK 0]

после установки патча что то перестали конфигурится циклоны2, остальные не проверял

 

Гы, такое уже было помню с Квартусом 6.0. с сервис паком первым если не ошибаюсь, тогда кроме циклонов еще и ацексы не конфигурировались. Неужели Альтера наступает на одни и те же грабли?

[StewartLittle 41]

мда.. уж..

вот сегодня глюк ещё один в 6.1 проявился -

имеем двухпортовую двухклочную память в проекте, компилируем под циклон2 - ОК

когда этот проект внедряем в SOPC builder в виде компонента для авалон шины - не компилится

ошибка -

Error: M4K memory block WYSIWYG primitive sdh_eth2:inst|eth_mac_tx_0:the_eth_mac_tx_0|TX_ETH:the_TX_ETH|lpm_ram_dp:tx_ram|

altdpram:sram|altsyncram:ram_block|altsyncram_e9q1:auto_generated|ram_block1a0" utilizes the dual-port dual-clock mode. However, this mode is not supported in Cyclone II device family in this version of Quartus II software. Please refer to the Cyclone II FPGA Family Errata Sheet for more information on this feature.

 

конечно если включить в настройках фиттера - Maintain Compability with All Cyclone II M4K Versions - On то всё ок...

:blink:

Я уже тут как-то трубил, что в первой версии циклона2 (Revision A) имеется аппаратный баг с двухпортовым двухклоковым ОЗУ, который проявляется при совпадении нескольких кривых условий.

В квартусе это дело обруливается софтверным способом, он не дает развести проект таким образом чтобы эти кривые условия совпали.

Альера уже сделала вторые циклоны Revision B, где этот баг в кремнии исправлен. Видимо, в софте в одном месте это софтверное "обруливание" убрали, а в другом нет.

Да, вторые циклоны Revision B станут доступны с марта месяц.

[Postoroniy_V 0]

мда.. уж..

вот сегодня глюк ещё один в 6.1 проявился -

имеем двухпортовую двухклочную память в проекте, компилируем под циклон2 - ОК

когда этот проект внедряем в SOPC builder в виде компонента для авалон шины - не компилится

ошибка -

Error: M4K memory block WYSIWYG primitive sdh_eth2:inst|eth_mac_tx_0:the_eth_mac_tx_0|TX_ETH:the_TX_ETH|lpm_ram_dp:tx_ram|

altdpram:sram|altsyncram:ram_block|altsyncram_e9q1:auto_generated|ram_block1a0" utilizes the dual-port dual-clock mode. However, this mode is not supported in Cyclone II device family in this version of Quartus II software. Please refer to the Cyclone II FPGA Family Errata Sheet for more information on this feature.

 

конечно если включить в настройках фиттера - Maintain Compability with All Cyclone II M4K Versions - On то всё ок...

:blink:

Я уже тут как-то трубил, что в первой версии циклона2 (Revision A) имеется аппаратный баг с двухпортовым двухклоковым ОЗУ, который проявляется при совпадении нескольких кривых условий.

В квартусе это дело обруливается софтверным способом, он не дает развести проект таким образом чтобы эти кривые условия совпали.

Альера уже сделала вторые циклоны Revision B, где этот баг в кремнии исправлен. Видимо, в софте в одном месте это софтверное "обруливание" убрали, а в другом нет.

Да, вторые циклоны Revision B станут доступны с марта месяц.

дык это я в курсе проблемы :)

только не совсем так всё как Вы сказали.

баг в M4K исправлен в ревизиях B для всех кристалов кроме ep2c35.

а в ep2c35 исправлено в ревизии С.

и потом страность в том что если опция PowerPlay power optimization - OFF появляется ошибка при компиляции та которую привёл выше! :w00t:

если PowerPlay power optimization Normal или Extra effort ошибки нету .. :a14:

и ещё, в еррата сказано

Dual clock FIFO, simple or true dual port - At risk. Use the Quartus II software version 5.0 SP2 or later to remap affected memory blocks into a safe mode to generate programming files.

а саппорт ответил что нужно задать параметр CYCLONEII_SAFE_WRITE - "RESTRUCTURE".

и вроде помогает...ошибка не всплывает :)

ща будем проверять проект

[id_gene 0]

Наступил на следующую проблему:

Квартус 6.1, патч 0.49,

Стратикс2-90 ревизия Б.

Двухпортовое двухклоковое 2к фифо собственного производства (не мегавизард).

При написании блока RAM для фифо в виде 2D массива или мегавизардом с размещением "Auto" кладется на M4k.

На некоторых (небольших) частотах сбоит по записи, т.е. читаются _всегда_ нули.

При повышении частоты записи, изменении частоты чтения или перекладывания памяти в M-RAM сбои пропадают абсолютно.

 

Согласно errata sheet проблема есть, но только для кристаллов ревизии А и вылечена для квартусов позже 5.0 sp2.

Ставить квартус 7+ пока не буду.

 

з.ы. О! Попробовал перейти на timequest - всплыли нарушения по данным, приходящим в фифо. НО в контрольных сигналах я уверен - адрес и write-enable приходят с регистров.

Classic TA проблем не видит.

Возможно, sdc я переписал нехорошо.

 

з.з.ы. поскольку нашел пути обхода, на данный момент баг для меня некритичный, и копать глубже нет ни большого желания, ни хоть какого времени.

[id_gene 0]

Наступил на следующую проблему:

Двухпортовое двухклоковое 2к фифо собственного производства (не мегавизард).

А вот напишу-ка отчет здесь. Проблему решил давно, но не отписал.

 

Проблема оказалась в особенностях памяти М4К: при стробе записи в нее, данные попадают в ячейку не сразу, а по спаду синхросигнала (через пол-такта) - это видно на диаграммах, сгенерированных мегавизардом.

 

Тогда при медленной записи и быстром чтении флаг "фифо пустое" может сняться раньше (2 такта быстрого синхросигнала чтения), чем через пол-такта медленного синхросигнала записи, и чтение произойдет раньше, чем данные попадут в ячейку.

 

Лечится задержанием указателя чтения, который используется для сравнения и генерации флага "фифо пустое" на такт.