[oval 0]

Господа!

 

Обнаружены следующие ошибки синтеза для VHDL:

 

1. Xilinx ISE8.1SP3 XST Spartan 3E - неправильно синтезируется конструкция с использованием стандартной функции mod (mod 2^n);

 

2. Synplify 8.8 Virtex 4 - ошибка VIRTEX4 Mapper и SPARTAN3 Mapper (другие семейства не проверял) при компиляции RTL -> Gate. Проблема при использовании примитива типа FDRS (gate level), формируется некорректная схема включения (отсутствие обратной связи).

 

P.S. Может быть кому-то данная информация поможет :)