[yes 7]

есть ли в природе тулза, которая по структурному описанию Verilog/VHDL/etc генерит и ЭКСПОРТИРУЕТ векторную RTL схемотехнику?

чтобы ее можно было потом импортировать в M$ VISIO

 

например SVG или любой другой формат...

 

в принципе VHDL/Verilog/EDIF и т.п. необязательно - может это какая-то сетевая или какие-то классы/графы вызовов... нужно лишь, чтобы входной формат был документированным и текстовым

 

нужно чтоб из текстового файла генерила картинку с квадратиками и стрелочками

 

---------------------

 

очень не хочется транслировать это ручками...

в то время как всяческих генераторов SVG куча, может среди них есть что-то

 

--------------------

 

или может в самом Visio на VB можно чего-то написать (сильно интересно поправить что-нибудь готовое, а не писать самому)

[oval 0]

Возможно Вам частично (VHDL, Verilog) поможет HDL Designer от Mentor Graphics. В нем есть возможность преобразования текста в структуру, правда получается не очень красиво, обычно требуется доработка "ручками". Также в нем есть средства документирования и экспорта полученных блок схем.

[disel 0]

А зачем такие сложности, если не секрет? Для чего все это нужно? Исходники являются лучшей документацией чем сгенерированный ртл-рисунок

[yes 7]

спасибо, вроде как есть тулзы, которые делают... только хотелось бы не менторы/квартусы, а что-то попроще, один знакомый для xfig такой плагин писал, но сейчас ни знакомого, ни плагина...

 

и мне это не нужно (но мне деньги платят за выполненую работу) - а такой подход к документированию распространен

даже если и гемморойно - все-равно проще как-то автоматизировать, а не в тупую переписывать/перерисовывать

[sazh 8]

такой подход к документированию распространен

даже если и гемморойно////////////

И все таки поясните, если это возможно. Впервые слышу о таком подходе к документированию.

Разве это входит в комплект документации. (Достаточно файла прожига ПЗУ).

А для внутреннего пользования толку от RTL никакого нет . Читают исходники (текст или графика).

[yes 7]

Разве это входит в комплект документации. (Достаточно файла прожига ПЗУ).

А для внутреннего пользования толку от RTL никакого нет . Читают исходники (текст или графика).

 

ну а если не FPGA, а ASIC? (что собственно имеет место)

 

то есть проект существует гораздо дольше, и возможно, что с микросхемой будут работать схемотехники, программисты и т.п., которые умеют RTL понимать только в картинках

 

ну а вообще такой подход возник исторически - "теоретики" придумывают/моделируют в С++/матлабе модели, а потом их в визио рисуют

затем это "кодируется" причем возможно другими людьми

 

так как я сам себе теоретик в некоторой мере, то вначале рисовать, потом кодировать не хочется (не получается)

мне проще писать код и отлаживать его по ходу

но вот после того как код отлажен - нужно бэканотировать :) в визио - что сильно расстраивает... я даже готов взять xfig, batik или какие-то еще полуфабрикаты и чего-то там дописать...

[sazh 8]

Вам конечно виднее. Настораживает только в этом техпроцессе разрыв цепочки в виде "ручного труда " по корректировке RTL. Замечу еще, применительно к проектированию с кристаллами FPGA.

RTL мне нужен только для уверенности в том, что мое текстовое описание синтезатор реализовал так как я хотел ( и то в размерах функционально законченного модуля).

Даже когла в схемном редакторе работал, RTL не нужен был. Ведь оперировал я только мегафункциями и увидел бы в RTL те же мегафункции.

Что интересно, я все равно в тексте схему лучше вижу (всю), чем в RTL. Особенно когда схема на циклы ложиться. Нет смысла рассматривать RTL преобразование. Это просто не объять да и лучше синтезатора не сделать. Мне кажется общаться среди разработчиков графическими образами (да еще с ручным переводом туда сюда) уже нет продуктивно. Другое дело, если кто то в коллективе не хочет позновать что то новое.