[maksya 0]

Ситуация следующая:

 

Cyclone имеет 4 специализированных входа под синхросигналы - CLK[0..3]. Причем расположены они аккурат возле PLL (два в банке 1 и два в банке 3) дабы иметь возможность подкармливать эти самые PLL. Есть желание на один из CLK заводить частоту 33 МГц с разъема PCI, использовать ее в качестве source clock ФАПЧа, и, умножив ее в блоке PLL, выводить через PLL_OUTp обратно на плату. Соседний вывод CLK хочу использовать для подключения второго синхросигнала (будет фиксировать во внутренних регистрах данные, поступающие от другой микросхемы), далее завести на линию Global Clock и использовать в ПЛИС.

 

Насколько вероятен бесперспективняк для такого проекта с точки зрения помехоустойчивости? Нутром чую, что соседство двух линий, по которым передаются тактовые сигналы не есть хорошо. К тому же совсем рядом с выводами CLK расположены шины питания и земли аналоговой части Cyclone...

[-Al- 0]

Ситуация следующая:

 

Cyclone имеет 4 специализированных входа под синхросигналы - CLK[0..3]. Причем расположены они аккурат возле PLL (два в банке 1 и два в банке 3) дабы иметь возможность подкармливать эти самые PLL. Есть желание на один из CLK заводить частоту 33 МГц с разъема PCI, использовать ее в качестве source clock ФАПЧа, и, умножив ее в блоке PLL, выводить через PLL_OUTp обратно на плату. Соседний вывод CLK хочу использовать для подключения второго синхросигнала (будет фиксировать во внутренних регистрах данные, поступающие от другой микросхемы), далее завести на линию Global Clock и использовать в ПЛИС.

 

Насколько вероятен бесперспективняк для такого проекта с точки зрения помехоустойчивости? Нутром чую, что соседство двух линий, по которым передаются тактовые сигналы не есть хорошо. К тому же совсем рядом с выводами CLK расположены шины питания и земли аналоговой части Cyclone...

А ничего, что PCI CLK может скакать на 30% по частоте??? ФАПЧ запустится??? Ведь 33МГц Вам никто не гарантирует, эта цифра получается из деления частоты системной шины, а она, как известно, может варьироваться в очень больших пределах. Худший случай, это например частота системной шины 83МГц (зто если взять старые компы), тогда PCI CLK = 41.5МГц

 

А если по теме - думаю такое соседство не сильно повлияет на помехоустойчивость, Вы только конденсаторы не жалейте ;)

Изменено 3 августа, 2006 пользователем -Al-

[maksya 0]

А ничего, что PCI CLK может скакать на 30% по частоте??? ФАПЧ запустится??? Ведь 33МГц Вам никто не гарантирует, эта цифра получается из деления частоты системной шины, а она, как известно, может варьироваться в очень больших пределах. Худший случай, это например частота системной шины 83МГц (зто если взять старые компы), тогда PCI CLK = 41.5МГц

Это эмпирические знания, полученные в результате Вашей практической деятельности? Или есть какие-либо документальные подтверждения? В спецификации PCI самокритики по этому поводу не обнаружил :(

 

Ну а как такой вариант? - PCI_CLK заведу на вывод DPCLK. Если Я правильно понял, то единственное его отличие от CLK заключается в связи с PLL, ну и в том, что он может использоваться как выход синхросигнала из кристалла (если не прав, то поправьте меня). А для source clock PLL так и быть, использую отдельный кварцевый генератор.

 

Any remarks are welcomed!

[-Al- 0]

Это эмпирические знания, полученные в результате Вашей практической деятельности? Или есть какие-либо документальные подтверждения? В спецификации PCI самокритики по этому поводу не обнаружил :(

Да

Ну а как такой вариант? - PCI_CLK заведу на вывод DPCLK. Если Я правильно понял, то единственное его отличие от CLK заключается в связи с PLL, ну и в том, что он может использоваться как выход синхросигнала из кристалла (если не прав, то поправьте меня). А для source clock PLL так и быть, использую отдельный кварцевый генератор.

 

Any remarks are welcomed!

Как раз для PLL опорный сигнал подается на CLK. На DPCLK можно подавать любой глобальный сигнал.

 

Dual-Purpose Clock Pins

These dual-purpose pins can connect to the global clock network (see Figure 2–22) for high-fanout control signals such as clocks, asynchronous clears, presets, and clock enables, or protocol control signals such as TRDY and IRDY for PCI, or DQS signals for external memory interfaces.

 

PS когда будете ваять схему не забудьте, что на PCI шине - 5В и придется делать развязку с Cyclone. Тут уже проходила подобная тема...

[maksya 0]

PS когда будете ваять схему не забудьте, что на PCI шине - 5В и придется делать развязку с Cyclone. Тут уже проходила подобная тема...

Это да. Скорее всего буду использовать ключи SN74CBTD3861 от Техасских Хозтоваров. Аналогичное решение (SN74CBTD3384) присутствует на отладочной плате PCI от Altera.

 

Спасибо за помощь.

[v_mirgorodsky 0]

Есть немного нестандартное использование пинов Cyclene, если говорить о PCI. В нашем случае было EP2C8F256. Так на один из глобальных клоков был заведен PCI_CLK, на второй - ресет, а на третий - IDSEL.

 

PCI_CLK действительно может плавать по частоте. По спецификации в сторону уменьшения, вплоть до DC, в реале не изменяется. Были старые матери, на которых можно было наблюдать фокусы с PCI_CLK до 41МГц, но сейчас вы таких уже не найдете. Скоро приедет плата - попробую растолкать PLL с PCI_CLK - о результатах сообщу ;)

[mikhail.tsaryov 0]

Здравствуйте. Подниму старую тему, вопрос следующий:

Имеется Cyclone IV E, у которого всего 2 PLL - PLL_1 и PLL_2 соответственно. Мне на каждую PLL надо подать разные тактовые сигналы. Выводы CLK, связанные с каждой из PLL, расположены на разных сторонах корпуса ПЛИС. У меня на плате возникает такая ситуация, что оба сигнала подходят с одной стороны ПЛИС. Один из них я подключу кратчайшим путем (например, к CLK1). А вот как будет лучше подвести второй тактовый сигнал ко второй PLL (на CLK4)? Дорожкой вокруг ПЛИС или можно задействовать выводы DPCLK? Как я понял, они примерно для этого и предназначены. Можно ли выход DPCLK подключить к CLK на второй стороне? 

 

 

[alexadmin 0]

Показанные вами картинки не дают возможности подать DPCLK на PLL. Циклоны вплоть до 4 очень ограничены в этом плане, в пятом структура намного богаче.

[mikhail.tsaryov 0]

Не до конца рассказал суть вопроса. Можно ли пропустить клок через выводы DPCLK, вывести наружу ПЛИС и снаружи уже подвести к CLK входу? Это вообще адекватное решение?)

[alexadmin 0]

2 hours ago, Tsoy_73 said:

Не до конца рассказал суть вопроса. Можно ли пропустить клок через выводы DPCLK, вывести наружу ПЛИС и снаружи уже подвести к CLK входу? Это вообще адекватное решение?)

Формально вам никто не запретит, даже DPCLK не нужны, через любые пины можно протащить. На счет адекватности - выглядеть это будет странно. Но если у вас нет специальных требований к качеству этого клока, то работать будет.

[mikhail.tsaryov 0]

Понял, спасибо.

Почему так решил - сигнал между выводами DPCLK через сети GCLK распространяется же.