[maxics 0]

В проекте работаю с коркой MIG DDR3 и Tri Mode Ethernet MAC(9.0). Перенёс проект из Vivado 18.2 в 22.1. Появилась такая ошибка, не могу понять в чём причина. Кто-нибудь сталкивался?

[RobFPGA 33]

Так пишут же -  в группе куда назначены IODELAY  нет IODELAY_CTRL ... 

У вас в дизайне может быть  несколько  групп  в  которые назначаются некоторые IODELAY и каждую из которых должен быт назначен свой IODELAY_CTRL
Для  этого  соответствующий параметры имени группы в IODELAY  и IODELAY_CTRL. 
Вам надо   влепить где то IODELAY_CTRL и задать ему имя группы как в контроллере. 
Ну или наоборот  - задать имя группы в контроллере как в уже стоящем  IODELAY_CTRL

[maxics 0]

4 hours ago, RobFPGA said:

Так пишут же -  в группе куда назначены IODELAY  нет IODELAY_CTRL ... 

У вас в дизайне может быть  несколько  групп  в  которые назначаются некоторые IODELAY и каждую из которых должен быт назначен свой IODELAY_CTRL
Для  этого  соответствующий параметры имени группы в IODELAY  и IODELAY_CTRL. 
Вам надо   влепить где то IODELAY_CTRL и задать ему имя группы как в контроллере. 
Ну или наоборот  - задать имя группы в контроллере как в уже стоящем  IODELAY_CTRL

Это в XDC нужно прописывать? Каким образом?

[RobFPGA 33]

1 hour ago, maxics said:

Это в XDC нужно прописывать? Каким образом?

Да где угодно,  или  в коде :

   module blabla (...);
   ...
   (* IODELAY_GROUP = "ABCD" *) // Specifies group name for associated IDELAYs/ODELAYs and IDELAYCTRL
   IDELAYCTRL IDELAYCTRL_inst (
      .RDY(RDY),       // 1-bit output: Ready output
      .REFCLK(REFCLK), // 1-bit input: Reference clock input
      .RST(RST)        // 1-bit input: Active high reset input
   );  
  ... 

или в xdc 

set_property IODELAY_GROUP "ABCD" [get_cells blabla/IDELAYCTRL_inst]

 

[maxics 0]

On 8/23/2024 at 6:43 PM, RobFPGA said:

Да где угодно,  или  в коде :

   module blabla (...);
   ...
   (* IODELAY_GROUP = "ABCD" *) // Specifies group name for associated IDELAYs/ODELAYs and IDELAYCTRL
   IDELAYCTRL IDELAYCTRL_inst (
      .RDY(RDY),       // 1-bit output: Ready output
      .REFCLK(REFCLK), // 1-bit input: Reference clock input
      .RST(RST)        // 1-bit input: Active high reset input
   );  
  ... 

или в xdc 

set_property IODELAY_GROUP "ABCD" [get_cells blabla/IDELAYCTRL_inst]

 

Вставил Idelayctrl

И добавил строчку в xdc

Всё равно выдаёт ошибку((

[DRC PLIDC-1] IDELAYCTRL missing from group with assigned IODELAYs: IODELAY cells have been found to be associated with IODELAY_GROUP 'tri_mode_ethernet_mac_iodelay_grp', but there is no IDELAYCTRL associated with this IODELAY_GROUP.
 

 

 

[RobFPGA 33]

13 hours ago, maxics said:

Вставил Idelayctrl ...

Ну так откройте синтезированный дизайн,  найдите IDELAY и IDELAY_CTRL  и посмотрите в property какие  там группы. 
А заодно и проверьте  в открытом дизайне находит ли по указанным в констрейне  путях  соответвуюшие примитивы.      

[maxics 0]

13 hours ago, RobFPGA said:

Ну так откройте синтезированный дизайн,  найдите IDELAY и IDELAY_CTRL  и посмотрите в propery какие  там группы. 
А за одно и проверьте  в открытом дизайне находит ли по указанным констрейне  в путях  соответвуюшие примитивы.      

Сделал как вы сказали, примитивы IDELAYE2 находятся в группе tri_mode_ethernet_mac_iodelay_grp, при этом я не вижу IDELAYCTRL, хотя я его добавил:

   IDELAYCTRL_gmii : IDELAYCTRL
      port map (
         RDY               => open, 
         REFCLK            => rx_clk_int,
         RST               => rx_reset);

    и прописал атрибуты:

    attribute IODELAY_GROUP : string;
    attribute IODELAY_GROUP of IDELAYCTRL_gmii: label is "tri_mode_ethernet_mac_iodelay_grp";

[RobFPGA 33]

22 hours ago, maxics said:

при этом я не вижу IDELAYCTRL, хотя я его добавил:

Модуль без использованных выходов может оптимизироваться при синтезе/P&R 
Поэтому либо как то  используйте выход RDY  либо атрибутами (KEEP, DONT_TOUCH)  запретите оптимизацию.