[Worldmaster 0]

Здравствуйте.

в примере верилога есть такая строка:

 

module DPHY_TOP(
  ...
 
          output  [1:0] probe            
        );

....
reg  [63:0] data_out_reg;
....
  

  
  Интересует именно вот эта строка:
assign probe[0] = ^data_out_reg;

 

Как ее перевести в vhdl? 

компилятор код a <= xor b; не понимает. А второй операнд в верилоге мне не понятен. 

Может кто пояснить?

 

 

Изменено 7 часов назад пользователем Worldmaster

[yes 6]

LIBRARY IEEE;
USE IEEE.std_logic_1164.ALL;  -- assumed data type is STD_LOGIC (verilog reg/wire)
USE ieee.std_logic_misc.ALL;  -- required for XOR_REDUCE
....
^data_out_reg === xor_reduce(data_out_reg)
....

 a <= xor b;

такого ни в верилоге, ни в вхдл нет. 

[Okie_from_Muskogee 0]

3 hours ago, yes said:

a <= xor b;

такого ни в верилоге, ни в вхдл нет. 

В 2008 vhdl как раз такое есть🙂

Может Gowin-овский синтезатор не поддерживает 2008 стандарт или просто надо галочку где-нибудь поставить