[Val 0]

Подскажите как настраиваются блоки ввода-вывода у Xilinx для различных уровней сигналов.

[3.14 0]

Пишете в ucf файле:

NET "CLK" DRIVE = X; (X=2,4,6,8... ma)

Ткните в лампочку у ISE, там все это расписано.

[Alexandr 0]

Для каждого стандарта в/в требуются подключение напряжения Vcco и иногда Vref. Каждый банк ПЛИС имеет несколько контактов Vcco и Vref соединеных внутри между собой. Напряжение Vcco определяется типом необходимого стандарта (см. ниже таблицу для Virtex-E)

Table 2: Compatible Output Standards

Vcco Compatible Standards

3.3 V PCI, LVTTL, SSTL3 I, SSTL3 II, CTT, AGP, GTL, GTL+, LVPECL

2.5 V SSTL2 I, SSTL2 II, LVCMOS2, GTL, GTL+, BLVDS, LVDS

1.8 V LVCMOS18, GTL, GTL+

1.5 V HSTL I, HSTL III, HSTL IV, GTL, GTL+

 

Некоторые сигналы требуют подачи соответствующих пороговых напряжений Vref.

Номера контактов Vcco и Vref для каждого банка приведены в data sheet на соответствующую микруху в соответствующем корпусе.

[3.14 0]

Мда, что то меня бес попутал ;)

[Val 0]

Для каждого стандарта в/в требуются подключение напряжения Vcco и иногда Vref. Каждый банк ПЛИС имеет несколько контактов Vcco и Vref соединеных внутри между собой. Напряжение Vcco определяется типом необходимого стандарта (см. ниже таблицу для Virtex-E)

Table 2: Compatible Output Standards

Vcco    Compatible Standards

3.3 V    PCI, LVTTL, SSTL3 I, SSTL3 II, CTT, AGP, GTL, GTL+, LVPECL

2.5 V    SSTL2 I, SSTL2 II, LVCMOS2, GTL, GTL+, BLVDS, LVDS

1.8 V    LVCMOS18, GTL, GTL+

1.5 V    HSTL I, HSTL III, HSTL IV, GTL, GTL+

 

Некоторые сигналы требуют подачи соответствующих пороговых напряжений Vref.

Номера контактов Vcco и Vref для каждого банка приведены в data sheet на соответствующую микруху в соответствующем корпусе.

<{POST_SNAPBACK}>

А можно ли ввести в ПЛИС нестандартный сигнал, и как расчитать значение Vcco и Vref для этого случая?

[Alexandr 0]

Дело вот в чем - Vcco - это не просто некий поданный уровень напряжения.

Vcco - это напряжение питания логики переферии. И подавать туда напряжение более 3,6В искренне не советую, и опускать его ниже 1,2В тоже не стоит. В этих пределах вы вольны подавать любое питание и любое Vref. Напряжение Vcco ограничивает амплитуду вашего сигнала, а Vref уазывает на границу раздела между лог. 0 и 1. Если же ваш сигнал больше по амплитуде, имеет отрицательную составляющую (как RS232), то придется ставить внешние нормализаторы сигналов или выбирать другую удовлетворяющую вашим требованиям ПЛИС (уточню - указанные мной напряжения от Xilinx VirtexE).

[Gorby 6]

Подскажите как настраиваются блоки ввода-вывода у Xilinx для различных уровней сигналов.

<{POST_SNAPBACK}>

 

Проще всего это сделать, выбрав менюшку (ISE 6.2, 6.3)

User constraints -> Assign package pins

При этом запустится приложение Xilinx PACE. (Pinout and Area Constraints Editor).

Заодно там и выводы вашего дизайна к конкретным пинам привяжете.

А вот результатом работы этой программы и будут являться несколько строчек в файле .UCF . Конечно, их можно и руками вбить, но только после приобретения некоторого опыта. Более того, в меню Tools->Design Rule Check можно проверить, не нахомутали ли вы чего лишнего.

 

Естественно, надо помнить, что нельзя произвольно выбрать тип IO для пина. Например в Спартан 2Е при питании банка 3.3 В сделать вывод CMOS нельзя. А вот LVTTL можно. ПРи питании 2.5 В можно и CMOS и более другие стандарты.

[tegumay 4]

Ну еще есть дифф стандарты,там пины жестко закреплены для фаз пары, есть еще трабл если сигнал задать в UCF как LOCAL CLOCK ,то он фазы поменяет местами, иногда очень помогает, когда кое-кто фазы путает...