[xanderr 0]

Коллеги, делюсь новостью: всё получилось! Однако есть НО. Изначально при создании PLL через IP core ALTPLL при выборе языка, на котором будет она будет сгенерирована, я выбирал Verilog. Однако у меня закралось сомнение, что при завершении создания PLL, в закладке EDA, было сказано, что Simulation Library будет использоваться  altera_mf, хотя эта библиотека используется для VHDL кода. При симуляции в ModelSim на автомате подгружалась библиотека altera_mf_ver. И ничего не работало. Но стоило при создании PLL через IP core указать язык VHDL, то в ModelSim подгрузилась altera_mf и всё заработало! Казалось бы, стоило быть внимательнее, но удивляет, почему данный момент не был отловлен ранее. 

Благодарю всех за поиск решения проблемы!