[Zversky 18]

Выжимки из резюме: 

Участие в проекте (ПЛИС обвязка) ARINC на ПЛИС Gowin с интегрированным ядром Gowin_EMPU_M1 (ARM Cortex-M1) с IDE Keil. Программирование МК и EMUP (Cortex-Mx, Artery и Gowin соответственно) под Keil IDE

FPGA Intel-Altera и Gowin GW2A-55 c помощью внешних (Saleae и DSLogic) и внутренних (GAO и SignalTap II) анализаторов.

SystemVerilog, TCL, Batch, Gowin EDA (GUI, CLI, Batch, GAO) Quartus (GUI, CLI, Batch), Mentor Graphic's QuestaSim (GUI, Batch, TCL) ПЛИС ВЗПП-С 5578TC084 с использованием Intel-Altera) Quartus 13.1, batch (Сmd/Windows) и утилит КТЦ̴ Электроника ̡Воронеж), Vivado, SVN, Mentor Graphics Expedition Enterprise, Sigasi, DVT. Воссоздание маршрута проектирования для Xilinx Stratix-3 на основе Synopsys Synplify и Xilinx ISE 14.7. В проекте использован HDL SystemVerilog.

FPGA/CPLD̡ SystemVerilog, Altium Designer, Mentor Graphics Modelsim, QuestaSim, Aldec ALINT, Active-HDL.
Разработан IP блок для взаимодействия с полудуплексными линиями проприетарного интерфейса с одной стороны и интерфейсом двухпортового ОЗУ с другой. Для модулей и всего проекта разработаны testbench. Разработка велась на языке SystemVerilog. Верификация проводилась (в т.ч. с покрытием кода по DO̴254) с использованием Mentor Grapchis's QuestaSim. Разработаны скрипты автоматизации верификации на TCL. Работа по стандартизации кодирования на основе Aldec ALINT̴PRO и модулей SV и DO-254.

PS. Умею пользоваться измерительными приборами, пишу документацию, владею паяльником.

Email: a.a.sharapov [at] gmail.com