[Worldmaster 0]

Здравствуйте.

Вроде бы абсурдный вопрос, но почему то по простому не выходит.

Пытаюсь перевести проект с Gowin_V1.9.8.07 на Gowin_V1.9.9.01 (64-bit). 

Переложил проект в новую папка, загрузил в новой студии, сделал Clear&Rerun. 

И он насыпал мне каких то непонятных ошибок.

 
ERROR  (PA2070) : "../..fpga.vg":41820 | Invalid parameter '16'h0001' setting to object 'sdram_max_frame_size_loc_2_0_s6', only support write before read mode to SSRAM
ERROR  (PA2070) : "../..fpga.vg":41828 | Invalid parameter '16'h0001' setting to object 'sdram_max_frame_size_loc_2_0_s8', only support write before read mode to SSRAM
ERROR  (PA2070) : "../..fpga.vg":41836 | Invalid parameter '16'h0001' setting to object 'sdram_max_frame_size_loc_2_0_s10', only support write before read mode to SSRAM
ERROR  (PA2070) : "../..fpga.vg":41837 | Invalid parameter '16'h0001' setting to object 'sdram_max_frame_size_loc_2_0_s10', only support write before read mode to SSRAM
ERROR  (PA2070) : "../..fpga.vg":41845 | Invalid parameter '16'h0001' setting to object 'sdram_max_frame_size_loc_2_0_s12', only support write before read mode to SSRAM
 

Это же файл который формируется в процессе синтеза. Обычная переменная.

Причем происходит это вот тут: 

 

Вот сама переменная, тоже вроде ничего выдающегося:

 

signal sdram_max_frame_size_loc :    std_logic_vector(16 downto 0):= std_logic_vector(to_unsigned(78400, 17));
signal sdram_max_frame_size_loc_2 :  std_logic_vector(16 downto 0);
signal sdram_max_frame_size_160mhz : std_logic_vector(16 downto 0); 

 

Или надо создавать новый проект и туда копипастить код из старого попутно создавая новые компоненты из корок ?? 

 

[StewartLittle 45]

В 08.07.2024 в 21:27, Worldmaster сказал:

... попутно создавая новые компоненты из корок ?? 

 

Создавать новые компоненты не надо.

А вот перегенерировать имеющиеся компоненты в IP Core Generator - нужно!

[Worldmaster 0]

В 09.07.2024 в 13:31, StewartLittle сказал:

имеющиеся компоненты в IP Core Generator - нужно!

Этот сигнал в корки не идет. Это мой сигнал и передает состояние в мой самописный компонент. 

 

В общем решилось мистически. 

Убрал инициализацию с сигнала - 

:= std_logic_vector(to_unsigned(78400, 17));

Перекомпилировал и все собралось успешно, Далее вернул инициализацию, сделал CleanRerun и все также успешно и осталось.

Изменено вчера в 11:22 пользователем Worldmaster

[StewartLittle 45]

В 09.07.2024 в 14:10, Worldmaster сказал:

Этот сигнал в корки не идет. Это мой сигнал и передает состояние в мой самописный компонент.

Причем тут сигнал? Я не про сингнал писал, а по перенос проекта из одной версии САПР в другую.

А по поводу сигнала - у Вас где-то используется модуль Shadow RAM (SSRAM) - распределенная память, это такой специальный режим логических элементов в слайсах.

Вот в новой версии САПР изменили режимы работы этого самого модуля SSRAM (смотрите в Release Notes для новой версии САПР), и Вам нужно было учесть эти изменения.

[Worldmaster 0]

Пересобрал с новыми корками но теперь ModelSim в истерику впал.

component mipi_rx
	port (
		reset_n: in std_logic;
		HS_CLK_P: inout std_logic;
		HS_CLK_N: inout std_logic;
		clk_byte_out: out std_logic;
		HS_DATA1_P: inout std_logic;
		HS_DATA1_N: inout std_logic;
		data_out1: out std_logic_vector(7 downto 0);
		HS_DATA0_P: inout std_logic;
		HS_DATA0_N: inout std_logic;
		data_out0: out std_logic_vector(7 downto 0);
		hs_en: in std_logic;
		clk_term_en: in std_logic;
		data_term_en: in std_logic;
		ready: out std_logic
	);
end component;

 

Сигналы теперь определяются как inout. 

Моделсим пищит что :

 

Цитата

# ** Warning: (vsim-8683) Uninitialized inout port /testbench/UUT/MyMIPI1/HS_CLK_P has no driver.
# This port will contribute value (U) to the signal network.

 

В итоге данные не идут. А каким образом я внутри корки то инициализирую эти сигналы?