Шаманъ 0 17 июля, 2023 Опубликовано 17 июля, 2023 (изменено) · Жалоба Приветствую всех! Данные с Zynq (7010) передаются на AD9779A (один канал, 155.52MHz, параллельный интерфейс, выходные данные с ПЛИС тактируются сигналом с ЦАП DAC_DATACLK). ЦАП содержит схему с подстраиваемой задержкой в цепи DAC_DATACLK, а также схему контроля правильности положения данных (во времени). Это позволяет на старте или в процессе работы по необходимости подстроить интерфейс, чтобы данные находились в оптимальной точке. Это все реализовано и работает. Теперь вопрос - как для такого случая (подстраиваемого) правильно описать timing constraints? Если написать для статического варианта, то они не выполняются, и, возможно, будут побуждать компилятор при каждой сборке проекта пытаться оптимизировать по ошибочным данным. Прописать через set_false_path? Наверное вариант, поскольку расположение всех составляющих (внешние пины, BUFR и выходной регистр) зафиксировано и чего-либо негативного от такого варианта ожидать не стоит. Изменено 17 июля, 2023 пользователем Шаманъ Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
