[Faton_11 0]

Добрый день!
Пересаживаюсь на xilinx. При попытке сгенерировать bitstream выдает ошибку:

[DRC NSTD-1] Unspecified I/O Standard: 2 out of 36 logical ports use I/O standard (IOSTANDARD) value 'DEFAULT', instead of a user assigned specific value. This may cause I/O contention or incompatibility with the board power or connectivity affecting performance, signal integrity or in extreme cases cause damage to the device or the components to which it is connected. To correct this violation, specify all I/O standards. This design will fail to generate a bitstream unless all logical ports have a user specified I/O standard value defined. To allow bitstream creation with unspecified I/O standard values (not recommended), use this command: set_property SEVERITY {Warning} [get_drc_checks NSTD-1].  NOTE: When using the Vivado Runs infrastructure (e.g. launch_runs Tcl command), add this command to a .tcl file and add that file as a pre-hook for write_bitstream step for the implementation run. Problem ports: clk_in_n, and clk_in_p.

При этом в .xdc файле для ноги, на которую приходит клок, указан IOSTANDARD:

set_property PACKAGE_PIN E3     [get_ports clk_in_p]
set_property IOSTANDARD  LVCMOS18   [get_ports clk_in_p]

Почему вивада ругается ( , что  я делаю не так? 
 

[Alex77 4]

1) данный " .xdc файле" не используется при "сборке" проект.

2) "соседние" выводы в этой же "банке" в каком  стандарте ?

[Faton_11 0]

16 minutes ago, Alex77 said:

1) данный " .xdc файле" не используется при "сборке" проект.

2) "соседние" выводы в этой же "банке" в каком  стандарте ?

Все ноги в этом банке (как пока и во всем проекте) стандарта LVCMOS18

[Alex77 4]

а что по пункту 1 ?

[Faton_11 0]

18 minutes ago, Alex77 said:

а что по пункту 1 ?

используется или нет? думаю да, а как это посмотреть?

[des00 25]

В отсчетах после синтеза вивадо, можно открыть схематик и посмотреть назначения портов. Или открыть специальный тул, который покажет что назначено на порты. Может быть у вас конфликт типов, в коде стоит например IBUFDS который LVDS_18, а вы ставите LVCMOS_18

[Faton_11 0]

Сейчас не у компа нахожусь. Когда доберусь до него, посмотрю и отпишусь, спасибо 

[Faton_11 0]

On 4/14/2023 at 6:19 PM, des00 said:

В отсчетах после синтеза вивадо, можно открыть схематик и посмотреть назначения портов. Или открыть специальный тул, который покажет что назначено на порты. Может быть у вас конфликт типов, в коде стоит например IBUFDS который LVDS_18, а вы ставите LVCMOS_18

Если клоку присвоить тип LVDS25, а всем остальным ножкам проекта LVCMOS25, то ошибки не будет) 

Но вот вопрос: если в этом банке оставить 2.5-вольтовые ножки, а ножкам других банков присвоить тип LVDS33, то снова ругается. Это потому что в других банках нет своего отдельного тактирования, а используется все тот же клок, я правильно понимаю? 

спасибо за помощь!

[des00 25]

11 hours ago, Faton_11 said:

Но вот вопрос: если в этом банке оставить 2.5-вольтовые ножки, а ножкам других банков присвоить тип LVDS33, то снова ругается. Это потому что в других банках нет своего отдельного тактирования, а используется все тот же клок, я правильно понимаю? !

дело не в тактировании. есть определенные правила использования банков ввода-вывода. Они описаны в юзер гайде. При определенном значении напряжения питания банка есть ограничения на типы сигналов. Если софт видит что в банке лютая дичь, то софт естественно не дает собрать битсрим)

[Skryppy 0]

Банк ПЛИС запитывается своим питанием и физически не допускается использовать разное питание внутри одного банка (т.е. если запитали 2.5 В банк, то и остальные контакты должны быть 2.5 В. в данном банке) , lvds_25 или lvcmos_25 неважно, главное уровень напряжения. Другие банки ПЛИС можете запитывать другими напряжениями, это удобно. Надо читать документацию на вашу микросхему, т.к. некоторые ПЛИС, например virtex-7, могут поддерживать только 1.8 B интерфейсы.

Читайте DC and AC Switching Characteristics (пример для Artix-7, стр.9-11), тут нет вообще LVDS33.

[Faton_11 0]

Спасибо за объяснения!
Документации благо полно, буду читать)