[MegaVolt 29]

В 03.08.2022 в 11:16, des00 сказал:

угу, там наверное спец выходы DCM еще использовались, на обычной логике результаты были бы хуже. Был в моей практике случай, когда CPLD поставили раздавать опору. Были ацп 10 бит, а стали, в лучшем случае бита 3-4)

Жесть какая....

[tegumay 4]

джиттер цифровой логики на выходе ПЛИС вроде порядка 100-500 пс насколько я помню. Точнее зависит от производителя.

и тактировать с них можно только интерфейсную часть по идее иначе все будет заг(р)ублено. 

[krux 8]

я на XC4VFX100 видел реализацию STM-64 в формате 16bit x 622.08 MHz и подстройкий tap-ов на IDELAY и ODELAY линиях задержки в регистрах. окно валидных данных составляло всего 2-3 tap-а из 16.

если говорить про Intel/Altera, то там было бы чуть проще на тот уровень реализации (2012). там с APLL от их CDR можно было взять несколько стабильных фаз, в отличие от Xilinx DCM.

Поэтому у нас заказчики всегда на плате с Xilinx хотели видеть топовую микросхему тактирования от AD с кучей выходов и возможностью вращения фаз по каждой из.