[yes 7]

On 7/22/2022 at 12:40 PM, Flood said:

В каком стандартном пакете для Spartan 6 был / есть Синплифай? В ISE его ж вроде никогда не было, включая платную версию. Отдельно да, можно использовать, но при чем тут "стандартный пакет"?

Xilinx edition вроде был для симплифая. то есть не полную версию симплифая за кучу бабла надо было покупать, а вендорскую. 

да - латтис и актел раздавали свои вендорские версии бесплатно, но ксайлинсы, наверно, жадные были

 

[Zversky 18]

В 22.07.2022 в 11:07, yes сказал:

что такое DVT? плагин под эклипс?

Можно и то или другое (и, даже, без хлеба).

Но я сам не пробовал, но видел: при мне коллега показывал и восторгался

[RobFPGA 33]

2 hours ago, yes said:

да - латтис и актел раздавали свои вендорские версии бесплатно, но ксайлинсы, наверно, жадные были

Это сам Simplify (когда это была отдельная контора) был "жадным". И вендор-lock версии как раз он поставлял (получая от вендоров инфу о структуре и задержках синтезируемых чипов).  
А Xilinx пилил свой синтезатор и ему смысла не было раздавать бесплатно конкурента.  Кстати ISE еще и синтез в Precision поддерживал так же. Не напасёшься денег раздавать такие "бесплатные" синтезаторы. 

А Lattice и Actel пока малы вкладываются в железо и P&R как более приоритетные направления. И приманивают юзеров "бесплатными" для них плюшками.
Как кстати и Xilinx в молодости.  Когда то у него в штатно качестве фронтенда был ActiveHDL от Aldec. 

[Zversky 18]

В 22.07.2022 в 15:16, RobFPGA сказал:

Когда то у него в штатно качестве фронтенда был ActiveHDL от Aldec. 

Раз речь зашла об Aldec, не подскажете, что интересного для не совсем начинающего ПЛИСовода, кроме как Active-HDL и ALINT-PRO с целью расширения кругозора (с обязательным прощупыванием) и возможного применения в будущем имеется у этой компании лично с вашей т.з.?

[Jackov 1]

В 20.07.2022 в 11:41, yes сказал:

не понимаю зачем synplify вызывать из ISE или ISE из synplify

У меня при создании проекта synplify крашится, не знаю почему, или криво встал, или кряки кривые.

В 20.07.2022 в 11:41, yes сказал:

зря вы так - симплифай там в стандартном пакете

Я сравниваю с Q, Q версии 9.1 аж от 2009 года то что мне нужно компилирует без всяких танцев с бубнами, в отличии от. А ещё говорят, что Хилые - флагман ФПГА...

В 20.07.2022 в 10:42, Zversky сказал:

Давайте, я на примере вашего проекта покажу, как это делается.

Прикрепил.

SV.rar

[RobFPGA 33]

14 hours ago, Jackov said:

Я сравниваю с Q, Q версии 9.1 аж от 2009 года то что мне нужно компилирует без всяких танцев с бубнами, в отличии от. А ещё говорят, что Хилые - флагман ФПГА...

Да флагман. Но делать крутой синтезатор или крутое железо и P&R к нему это разные задачи.  И чтобы быть флагманом в FPGA вторая (железо и P&R) в начале IMHO более приоритетная.
Когда эта задача была достигнута подтянули и синтез с IDE, купив стартап Vivado и сделав новый синтезатор с симом (тоже возможно похожим же способом). 

[Jackov 1]

В 24.07.2022 в 12:33, RobFPGA сказал:

Да флагман. Но делать крутой синтезатор или крутое железо и P&R к нему это разные задачи.  И чтобы быть флагманом в FPGA вторая (железо и P&R) в начале IMHO более приоритетная.
Когда эта задача была достигнута подтянули и синтез с IDE, купив стартап Vivado и сделав новый синтезатор и симом (тоже возможно похожим же способом). 

Ну не знаю, какой смысл в крутом железе, если его нельзя нормально запрограммировать, какая с него польза конечному пользователю... Как по мне, в таком деле нельзя отдавать приоритеты, все направления нужны, все направления важны.

[RobFPGA 33]

Just now, Jackov said:

Ну не знаю, какой смысл в крутом железе, если его нельзя нормально запрограммировать

Для FPGA без хорошего P&R (и железа) даже самый крутой синтезатор не имеет смысла. А вот при хорошем P&R даже посредственный синтез выводит в лидеры.
И на голом Verilog  в ISE можно было вполне нормально дизайнить сложные системы. Естественно зная возможности и ограничения этого языка.       

[Zversky 18]

В 23.07.2022 в 23:03, Jackov сказал:

Прикрепил.

SV.rar 16 кБ · 5 загрузок

Правильно я понимаю, что единственный RTL файл в проекте - SV.rar\SV\#SRC\SV.v?

 

И тут же вопрос: а вы здесь смотрели?

Изменено 24 июля, 2022 пользователем Zversky

[Jackov 1]

В 24.07.2022 в 17:56, Zversky сказал:

Правильно я понимаю, что единственный RTL файл в проекте - SV.rar\SV\#SRC\SV.v?

Где SV-конструкции - да.

В 24.07.2022 в 17:56, Zversky сказал:

И тут же вопрос: а вы здесь смотрели?

Там про ip-корки, это будет следующим этапом. )

[Zversky 18]

В 24.07.2022 в 20:42, Jackov сказал:

Где SV-конструкции - да.

Почему расширение не .sv?
Почему три модуля в одном файле?
 

В 24.07.2022 в 20:42, Jackov сказал:

Там про ip-корки

Там про "Потихоньку переползаю на SV. Соответственно приходится прощаться с Xilinx ISE. В качестве рабочего инструмента пока остановился на Synplify'е.", так что ознакомьтесь для начала )

[Jackov 1]

В 24.07.2022 в 20:55, Zversky сказал:

Почему расширение не .sv?

Исторически сложилось.

В 24.07.2022 в 20:55, Zversky сказал:

Почему три модуля в одном файле?

А это проблема?

В 24.07.2022 в 20:55, Zversky сказал:

так что ознакомьтесь для начала )

Ознакомился конечно, потому и говорю.

[Zversky 18]

В 25.07.2022 в 01:17, Jackov сказал:

Исторически сложилось.

Ну исторически можно и VHDL расширение v давать. Только тем историкам, что с вашими историями будут разбираться, придётся догадываться, почему это там.

В 25.07.2022 в 01:17, Jackov сказал:

А это проблема?

Для вас м.б. да, а у меня проблем нет.

В 25.07.2022 в 01:17, Jackov сказал:

Ознакомился конечно, потому и говорю.

Тогда исправьте то, на что я указал, и мы продолжим.

[yes 7]

On 7/24/2022 at 3:28 PM, RobFPGA said:

И на голом Verilog  в ISE можно было вполне нормально дизайнить сложные системы.  

вопрос же в производительности.

то есть если какуюто глю ложик или простой автомат, то без разницы на чем писать.

но вот смотрю (сам, если что, так не умею), чего люди вытворяют на HLS, scala/chisel, и даже на старом добром BSV (индусы жгут) и поражаюсь. то есть алгоритмически сложные задачи описываются малым числом срок кода. в 10-ки раз меньше, чем мне бы потребовалось на SV, например. не знаю, как долго авторы думают (ну и потом верифицируют) над этими описаниями, но предполагаю, что выигрышь по времени разработки есть

 

[Zversky 18]

В 25.07.2022 в 10:45, yes сказал:

вопрос же в производительности.

Да, теперь это называется модным словом TTM - Time To  Mаrket. Как раз сам столкнулся только что с тем, что моделирование сравнительно простого проекта идёт слишком долго. Чтобы не создавать ветку здесь, попробую создать новую тему.