[cdg 3]

Все же посчитал правильным создать отдельную тему для обсуждения.

Имеем  Xilinx Vivado 2021.1 + 7 Series Kintex. Для Kintex/Artix в Vivado доступно несколько вариантов PCIE core:

1) 7 Series FPGAs Integrated Block for PCI Express v3.3 LogiCORE IP

2) AXI Memory Mapped to PCI Express (PCIe) Gen2 v2.9 LogiCORE IP

3) для рассматриваемого вопроса не важно.

Первый вариант core это работа на уровне TLP AXI Stream, второй это уже работа на уровне AXI Memory Mapped. Второй вариант проще для  реализации, во многом схож с Altera Avalone PCIEx core, но есть один нюанс который вызывает недоумение. Если в первом варианте технология загрузки Tandem присутствует, то для второго варианта ее нет, что помешало разработчикам не совсем понятно, у той же  Aletra нет проблем с CVP загрузкой, или разработчики Xilinx уверены, что прошивку в 12Мбайт всегда можно сжать в 4 раза для успешной загрузки за 100мс через QSPI или я чего то не понимаю? Кто то проходил путь скрещивания ужа с ежом, чтобы получить работающую Tandem технологию загрузки для AXI Memory Mapped to PCI Express (PCIe) Gen2 v2.9 LogiCORE IP?

З.Ы.

Технология Tandem интересна не только временем загрузки, но и возможностью управления выбора прошивки в драйвере устройства.

 

[yes 5]

у ксайлинса есть partial reconfiguration  - то есть в QSPI сидит только PCIe core, а остальное загружается через PCIe и специальное IP 

https://www.xilinx.com/products/intellectual-property/prc.html

 

ну и можно из QSPI остаток конфигурации дочитать, в теории prc пофигу откуда битстрим брать, но готовый пример я только для PCIe видел

 

[cdg 3]

On 6/20/2022 at 6:47 PM, yes said:

у ксайлинса есть partial reconfiguration https://www.xilinx.com/products/intellectual-property/prc.html

Спасибо, посмотрю PG374 - Dynamic Function eXchange Controller v1.0 Product Guide(PG374) (v1.0)  А что за пример реализации, какой xapp не подскажите?

З.Ы.

Поставленные в топовом посте вопросы к реализации pcie core mm у xilinx все же остаются.

[yes 5]

https://xilinx-wiki.atlassian.net/wiki/spaces/A/pages/18841851/XAPP1231+-+Partial+Reconfiguration+of+a+Hardware+Accelerator+with+Vivado+Design+Suite

еще есть в Vitis какое-то решение "ис коропки" то есть для работы с карточками акселераторов типа alveo - но я не пользовал

ну и по-моему, там еще есть харр-ы. но по ссылке - мне не удалось скачать сорцы, а после каких-то хитростей архив аказался битый - то есть я так и не собрал - гружу весь проект в QSPI - пока работает

 

[cdg 3]

On 6/21/2022 at 11:48 AM, yes said:

гружу весь проект в QSPI

Спасибо,  пока тоже попробую обойтись только сжатием, пока ПЛИС пустая сжимается хорошо, потом вернусь к изучению вопроса.

[cdg 3]

Тем кто будет искать решение задачи из топового поста, оно у Xixlinx все же есть, на базе ядра AXI HWICAP, копать нужно в строну pg134, ds817, частичная реконфигурация кристала возможна через указаное ядро, у Альтеры все притопы сделаны автоматом и работает загрузка через PCIEx из коробки, нужно только выбрать нужный режим cvp, здесь придется все задавать руками, в том числе и области реконфигурирования.