Drakonof 0 28 декабря, 2021 Опубликовано 28 декабря, 2021 (изменено) · Жалоба Всем привет! Друзья подскажите, почему принемаемые данные прореженны нулями. dds -> axis_fifo -> width_converter (32 -> 64) -> 10ge (mac + pcs/pma) -> axis_checker -> ila Тактовый генератор настроен и работает на 156.25МГц. ЕСли чегото не хватает говорите, дозалью) Заранее спасибо! dds -> fifo dds -> fifo зазумлен fifo -> width converter fifo -> width converter зазумлен width converter -> mac 10G tx width converter -> mac 10G зазумлен rx -> axis checker rx -> axis checker зазумлен 1 rx -> axis checker зазумлен 2 bd.pdf Изменено 28 декабря, 2021 пользователем Drakonof Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
RobFPGA 27 28 декабря, 2021 Опубликовано 28 декабря, 2021 · Жалоба Приветствую! 31 minutes ago, Drakonof said: dds -> width_converter (32 -> 64) -> axis_fifo -> 10ge (mac + pcs/pma) -> axis_checker -> ila Но на приведённой картинке BD у вас по другому dds -> axis_data_fifo -> width_converter (32 -> 64) -> 10ge (mac + pcs/pma) А это IMHO неправильно. Да и картинки на ILA как то не совпадают с ожидаемым по схеме BD Удачи! Rob. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Drakonof 0 28 декабря, 2021 Опубликовано 28 декабря, 2021 (изменено) · Жалоба 8 минут назад, RobFPGA сказал: Приветствую! Но на приведённой картинке BD у вас по другому dds -> axis_data_fifo -> width_converter (32 -> 64) -> 10ge (mac + pcs/pma) А это IMHO неправильно. Да и картинки на ILA как то не совпадают с ожидаемым по схеме BD Удачи! Rob. Виноват. Поравил, картинки подписал. А что не правильно? Порядок блоков по пути к 10GE? Изменено 28 декабря, 2021 пользователем Drakonof Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
RobFPGA 27 28 декабря, 2021 Опубликовано 28 декабря, 2021 · Жалоба Just now, Drakonof said: Виноват. Поравил, картинки подписал. А что А то что конверсия шин из узкой в широкую (на той же частоте) дает паузы на выходе в tvalid. А на сколько я помню MAC ожидает на входе непрерывный tvalid для всего полного фрейма. Отсюда наверное и 0 в данных на выходе. Надо ставить конвертор ширины до FIFO, накапливать в FIFO полный фрейм. И когда фрейм в FIFO готов выставлять tvalid на MAC. Почитайте и посмотрите картинки для интерфейса в доке на 10G MAC Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Drakonof 0 28 декабря, 2021 Опубликовано 28 декабря, 2021 (изменено) · Жалоба Вообще убрал width converter, увеличил разрядность шины данных dds до 64 (хотя 32 старших бита нули, но для начала пойдёт) + fifo по пути из rx. Вроде заработало. Спасибо. из MAC bd.pdf Изменено 28 декабря, 2021 пользователем Drakonof Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться