[user_fpga 0]

 

Кратко:

есть блок дизайн из цинк 7020, системресет, смартконект, и кастомное IP ядро.

упакованное IP ядро AXI, тупо пустое ядро, делал и лайт и фул, по умолчанию стоит в свойствах библиотека ксилдефоулт, галочки есть на синтезе, симуляции и имплементации.

без своего упакованного IP vitis все собирает, со своим RTL тоже собирает, но с упакованным IP нет.

видел вариант в гугле с изменением строк в Makfile, кое как делал, работало, но прям напрягает этот метод, один раз его делал, как то это все через жопу, и мне это не нравится.

кто нибудь сталкивался с подобными проблемами? как можно это решить?  

[fguy 5]

Это типа штатный глюк - с хлс ядрами те же проблемы - метод решения уйти на 2021.1 или подождать 2021.2, а с 7м цинками можно спокойно сидеть и на 2018.3. 2020.2 это какой то переходный вариант с кучей косяков - на нем лучше не задерживаться.

[user_fpga 0]

1 час назад, user_fpga сказал:

упакованное IP ядро AXI

кстати если axi master то платформа собирается а вот slave нет. 

[fguy 5]

48 минут назад, user_fpga сказал:

кстати если axi master то платформа собирается а вот slave нет. 

там глюк с трансляцией драйвера проца для ядра - вокурат для слэйвов, поэтому и правится через мэйкфайл

https://support.xilinx.com/s/question/0D52E00006hpOx5/drivers-and-makefiles-problems-in-vitis-20202?language=en_US

https://support.xilinx.com/s/article/75527?language=en_US

Изменено 21 октября, 2021 пользователем fguy

[user_fpga 0]

1 час назад, fguy сказал:

метод решения уйти на 2021.1

вы на какой версии работаете? на 2021.1 этой проблемы нету? все как надо в этом вопросе работает? ссылки я ранее видел, собственно от туда и изменял makefile, то что не нравится так это то что несколько  makefile- ов  приходилось изменять, это и в платформе и в апликейшене, даже в папке zynq_fsbl.

[fguy 5]

27 минут назад, user_fpga сказал:

вы на какой версии работаете? на 2021.1 этой проблемы нету?

основная рабочая все еще 2018.3, на 2021.1 то же заглядывал, но пока не все устраивает и не все работает так как хочется, хотя интересные и полезные фичи в ней все же есть - скоро уже 2021.2 должна выйти - может в ней будет еще лучше

если будете откатываться на 2018.3 то там то же есть проблема с экспортом драйверов при разводке - могут экспортироваться в хдф не все драйвера - лечится патчем AR71931 - файл указан верный, а вот с описанием какой то не адекват - см описание в файле

https://support.xilinx.com/s/article/71931?language=en_US

Изменено 21 октября, 2021 пользователем fguy

[Alex77 4]

27 минут назад, user_fpga сказал:

на 2021.1 этой проблемы нету?

наивный чукотский мальчик...

ручками , ручками надо править makefile и при том делать это надо когда упаковывается корка.

[user_fpga 0]

8 часов назад, Alex77 сказал:

при том делать это надо когда упаковывается корка.

попробовал, пока самый лучший вариант.