KA3AKOB 0 1 октября, 2021 Опубликовано 1 октября, 2021 · Жалоба Работаю в среде Xilinx Foundation 3.1. В пакете имеется транслятор с языка Verilog. Есть желание написать всё на Verilogе, но мне непонятно, как указать контакты микросхемы ПЛИС в проекте. При создании нового проекта среда предлагает указать какого типа будет проект Schematic или HDL. Для варианта Schematic в головном модуле рисуем на схеме (бросаем на схему взятые из библиотеки элементы IPAD->IBUF->некий мой макрос ->OBUF->OPAD). Помечаем проводники (сети) между IPAD->IBUF и OBUF->OPAD какими-то именами и указываем эти имена в файле User Constraint File : NET NS20 LOC=P5 NET IO16 LOC=P37. Всё это отлично работает пока головной модуль и весь проект Schematic, а на Verilogе пишу только макросы, которые превращаются в символы (Symbols) из которых торчат контакты. Эти контакты, дорисовывая схему, присоединяем к элементам IBUF/OBUF. Однако, мне совершенно непонятно, что надо написать в тексте на Verilogе, чтобы подключиться к этим IBUF/OBUF, если сам проект типа HDL, а головной модуль на Verilogе. Я пробовал сделать экспорт из Schematic Editorа: Optopns/Export Netlist... в Verilog и в VHDL, подсовывал эти экспортированные самой средой тексты в качестве головных, но среда каждый раз показывала ошибки. Как добиться требуемого? KA3AKOB. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
dimka76 63 1 октября, 2021 Опубликовано 1 октября, 2021 · Жалоба 7 minutes ago, KA3AKOB said: Как добиться требуемого? На Veriloge у вас есть top_module module top_level( clock, A1, B1, Z1); ........ endmodule // top_level Вот эти сигналы и вписываете в UCF NET "clock" LOC=P5 NET "A1" LOC=P37 NET "B1" LOC=P16 ....... И без всякого Schematic Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
KA3AKOB 0 4 октября, 2021 Опубликовано 4 октября, 2021 · Жалоба Благодарствую за чёткий, краткий и понятный ответ. Однако, мистика какая-то: я это же самое, как помнится, писал в своих первых попытках создать чисто HDL-ный проект на Verilogе, и у меня ничего не транслировалось, а попробовал Ваш способ - и всё сложилось. Большое спасибо за помощь! С уважением, Казаков С.А. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
xvr 12 5 октября, 2021 Опубликовано 5 октября, 2021 · Жалоба On 10/1/2021 at 4:50 PM, KA3AKOB said: Работаю в среде Xilinx Foundation 3.1 Нескромный вопрос - что вас заставляет пользоваться средой, почившей в мире более 20 лет назад? Может хотя бы ISE возьмёте? :) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
likeasm 0 15 октября, 2021 Опубликовано 15 октября, 2021 · Жалоба On 10/5/2021 at 2:25 PM, xvr said: Нескромный вопрос - что вас заставляет пользоваться средой, почившей в мире более 20 лет назад? Может хотя бы ISE возьмёте? :) Такое иногда бывает. В 2018 г. меня работа заставила знакомится с серией XC3000 под DOS в среде Xilinx XACT Design Edition, помню это все крутилось на Pentium 166 MMX и имелась ISAшная плата для функционирования данного софта. Эхо НИИ. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться