[OLD_SHURiK 0]

Всем привет!

Столкнулся с проблемой.

Vivado 2018.2 + Zynq7020 + Ethernet ETH0 через EMIO.

Устанавливается интерфейс GMII. Но в нём сигнал txd_clk является  INPUT (как для MII) хотя должен быть OUTPUT, как и все остальные сигналы txd.

Ethernet PHY работает по протоколу GMII.

И что делать ? Как исправить этот косяк ? Откуда он взялся ? Это что, ошибка VIVADO?

Заранее спасибо за все подсказки !

 

[OLD_SHURiK 0]

Может задать вопрос глобальней?!

Vivado 2018.2;

Zynq 7020;

Ethernet PHY - DP83867IR;

Как подключить Ethernet PHY через EMIO по протоколу GMII на скорости 1000Mbit ?

[bloody-wolf 0]

Я извиняюсь, конечно, может сморожу чепуху, но, емнип, в rgmii txd_clk это таки выход, из мака в физику, а вот для mii/gmii это вход клока ИЗ физики в мак. *но это не точно=)

[OLD_SHURiK 0]

On 12/26/2020 at 9:54 PM, bloody-wolf said:

Я извиняюсь, конечно, может сморожу чепуху, но, емнип, в rgmii txd_clk это таки выход, из мака в физику, а вот для mii/gmii это вход клока ИЗ физики в мак. *но это не точно=)

для MAC

для RGMII txd_clk - выход

для GMII txd_clk - выход

для MII txd_clk - вход

Это точно !

[Dimidrol 0]

Приветствую. Ответ на ваш вопрос есть по ссылке.

https://www.xilinx.com/support/answers/51616.html

В архиве проект сделанный в ISE. Из него должно стать все понятно, такт на процессор 125 МГц приходит с внешней MMCM. Там еще есть модуль - регистровая прослойка GMII (gmii_sync.v), без нее тоже работать не будет.

[OLD_SHURiK 0]

4 hours ago, Dimidrol said:

Приветствую. Ответ на ваш вопрос есть по ссылке.

https://www.xilinx.com/support/answers/51616.html

В архиве проект сделанный в ISE. Из него должно стать все понятно, такт на процессор 125 МГц приходит с внешней MMCM. Там еще есть модуль - регистровая прослойка GMII (gmii_sync.v), без нее тоже работать не будет.

Всем спасибо !

Вопрос решён! Танцы с бубном, но всё же решён !