new123 0 8 июля, 2020 Опубликовано 8 июля, 2020 · Жалоба Гляньте мануал по трансиверам для C10, там будет тема про Reset. Нужно чтобы соблюдалась такая последовательность, сигналтап на нее повесить и отследить что не так В скрине не от циклона. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Tue 0 8 июля, 2020 Опубликовано 8 июля, 2020 · Жалоба Глянул Ваш top.v. В принципе подключено нормально, но как-то мало выводов в XCVR_NativePHY. Вы это пробуете в железе или в моделировании ? Если в железе, то что-то подаете на прием или в loopback ? Можете сюда выложить ip-файлы для ATX_PLL, Reset_controlller и XCVR_NativePHY. Я свой reset_controller не придумывал, Альтеровский работает вполне нормально. Прикладываю свою обертку для трансивера. Здесь только ATX_PLL вынесена из этого модуля, она выше по иерархии. XCVR_eth_10g_base_r_wrap.v Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
RoadRunner 0 8 июля, 2020 Опубликовано 8 июля, 2020 (изменено) · Жалоба Вот те на.. откатился обратно на 156.25МГц, и все заработало. 3 hours ago, Tue said: rx_cdr_refclk переделали на вкладке "RX PMA" ? Наверное в начале не переделал. Так скорее всего и было: когда я первый раз пробовал на 156.25 МГц, я не изменил соответствующую настройку RX CDR Reference clock frequency в мегафункции XCVR_NativePHY - она так и осталась 644.53 МГц, установленная пресетом 10GBASE-R. Неудивительно, что приемник не лочился. Удивительно другое (или по крайней мере вызывает вопросы): что уже при правильных (насколько я вижу) настройках система не работает на 322.26 МГц, взятых из дополнительной fPLL. По крайней мере, когда я убрал fPLL и вернул RX CDR Reference clock frequency на 156.25 МГц, все сразу заработало. Reset Controller можно было вообще не трогать. Короче, для тех кто будет переделывать этот проект https://fpgacloud.intel.com/devstore/platform/17.1.1/Pro/cyclone-10-gx-xcvr-toolkit-reference-design/ на 10G, надо только: 1) изменить входную частоту в ATXPLL c 125 на 156.25 МГц, выходную - с 625 на 5156.25 МГц. 2) в NativePHY задать настройки пересетом 10GBASE-R и не забыть (как сделал это я) во вкладке RX PMA скорректировать CDR Reference clock frequency на 156.25 МГц. З.Ы. Не забудьте только восстановить галочку Enable dynamic reconfiguration после задания пресета 10GBASE-R, а то при компиляции квартус не найдет порты reconfig. Всем огромное спасибо за советы! Изменено 8 июля, 2020 пользователем RoadRunner Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
