[RobFPGA 35]

Приветствую!

Собственно subj. 

Давно уже ничего не делал в SDK - А тут понадобился тестовый проект для отладки железа. В связи с отсутствием в Vitis  xilkernel,  попробовал  создать  проект с FreeRTOS.  Задаю экспортированный xsa файл. Vitis предлагает выбрать тип OS в том числе и  freertos10_xilinx. А затем при генерации  платформы облом -

"An exception occurred while trying to add domain. ERROR:The given OS "freertos10_xilinx" does not exist in the Software repository valid OS are "standalone linux"

Что за чертовщина? Кто нибудь для Microblaze в Vitis с FreeRTOS работал?

Удачи! Rob,

[vitus_strom 0]

Такое ощущение что Vitis 2019.2 вообще не употребительный в пищу, я пробовал перетянуть проекты из 2019.1 с нулевым успехом. Поэтому откатился на SDK 2019.1.

[fguy 5]

Работать витис работает, но с кучей глюков. Есть и плюсы относительно сдк. С микроблэйзом есть один большой косяк - в БД можно создать 64-х разрядный микроблэйз со всеми плюшками, включая адресацию более 4 Гбайт данных по каналу кэша и с кэшированием выше 4 Гб. Это можно было делать чуть ли не в 2018.3, но до сих пор поддержки работы с 64х разрядным микроблэйзом нет ни в сдк ни в витисе. Нормально работает только старый добрый 32-х разрядный микроблэйз без расширения адресации.

[gosha-z 3]

А чем простой bare metal не устроил?

[RobFPGA 35]

Приветствую!

4 hours ago, gosha-z said:

А чем простой bare metal не устроил?

Плохой привычкой работать с неким минимальным сервисом 

Удачи! Rob.

[fguy 5]

Вспомнил еще один косяк сдк - он не любит "висячие" инты на микроблэйзе. Обычно возникают когда удаляется какое-нибудь ядро, а на конкат-е с интами остается пустой вход - виваде на это плевать - она проект разведет, а вот сдк встанет в позу при генерации бсп.

[RobFPGA 35]

Приветствую!

1 hour ago, fguy said:

Вспомнил еще один косяк сдк

Ну это скорее косяк разработчика дизайна - откуда SDK может знать что этот вывод не задействован?   Ему что? Анализировать логи/warning компиляции FPGA вместо разработчика?   

Удачи! Rob.

[fguy 5]

5 minutes ago, RobFPGA said:

Ну это скорее косяк разработчика дизайна - откуда SDK может знать что этот вывод не задействован? 

Для сдк же передается конфиг железа с задействованными ядрами, их адресами и перечнем интов - на базе него и генерится бсп. Но сдк вместо того что бы констатировать ошибку что не хватает источников интов тупо валится с невнятными сообщениями - первый раз дошло не быстро.

[RobFPGA 35]

Приветствую!

1 minute ago, fguy said:

Для сдк же передается конфиг железа с задействованными ядрами, их адресами и перечнем интов

Все случаи конфигураций отследить  тяжело  -  например я поставил int контроллер и вывел один из входов  за пределы BD - какую периферию при этом увидит SDK на этом входе?  Можно конечно попытаться сделать режим "паранойи" при генерации BD  - заставить Vivado грязно ругаться "error" - на все не подключенные входы блоков. Но это вряд ли вас обрадует.  

Тут хотя бы явные и понятные вещи пусть делаются без глюков - уже можно радоваться  жизни  

Удачи! Rob.

[fguy 5]

1 hour ago, RobFPGA said:

Все случаи конфигураций отследить  тяжело  -  например я поставил int контроллер и вывел один из входов  за пределы BD - какую периферию при этом увидит SDK на этом входе?  Можно конечно попытаться сделать режим "паранойи" при генерации BD  - заставить Vivado грязно ругаться "error" - на все не подключенные входы блоков. Но это вряд ли вас обрадует.

Это как раз и может быть причиной вашей ошибки. Попробуйте создать "обычный" бсп - если сдк опять вылетит с ошибкой, то причина как раз в этом и есть. "Висячий" инт виваде не проблема - это даже не повод для критикал варнинг, а вот сдк спотыкается капитально. Что делать с внешними интами не связанными со штатными ядрами я хз - это надо трясти первоисточник - может чего там посоветуют. Можно как вариант сваять какое нибудь фиктивное ядро, у которого на входе будет обычный сигнал, а выход объявлен типа интом.

Изменено 21 февраля, 2020 пользователем fguy

[RobFPGA 35]

Приветствую!

1 hour ago, fguy said:

Это как раз и может быть причиной вашей ошибки. Попробуйте создать "обычный" бсп

В том то и дело что для  standalone все отлично работает. Так же эта же система "перетянутая" в 18.3  без проблем создает FreeRTOS  проект. 

Глюки именно в комбинации Vitis - Microblaze - FreeRtos. 

Удачи! Rob.

[fguy 5]

Создал платформ в витисе для фриртос для своего микроблэйза - ошибок никаких не выдал, платформу сделал, конфигуратор открылся, билд прошел и хелломир тоже сделал. Судя по ошибке проблема возможно в кривой установке витиса. Витис выкладывали дважды - первый был глючный, я перекачивал второй раз. Инсталятор во втором отличается тем что требует ставить всю 7ю серию целиком без права отказаться. 

[RobFPGA 35]

Приветствую!

10 minutes ago, fguy said:

Создал платформ в витисе для фриртос для своего микроблэйза - ошибок никаких не выдал, платформу сделал, конфигуратор открылся, билд прошел и хелломир тоже сделал.

Вот это я и хотел узнать!  Спасибо! 

Удачи! Rob.