SergeySoG 0 2 июля, 2019 Опубликовано 2 июля, 2019 · Жалоба На проект требуется инженер FPGA с опытом работы с FPGA Xilinx. Среда Vivado Требуется переработать декодер сигнала на FPGA Artix-7 100T от Xilinx плюс добавить коммуникацию по UART, декодер первой версии есть в исходниках. Требования: - Код без использования IP ядер от Xilinx только RTL - Язык VHDL - Верификация проекта на отладочной плате (предостаавляется). - Ориетнтировочный срок проекта 4 недели. - Старт в ближайшие дни Всех заинтересовавшихся прошу писать за подробностями на почту [email protected] или skype: s.sogurov Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Самурай 12 2 июля, 2019 Опубликовано 2 июля, 2019 · Жалоба 22 минуты назад, SergeySoG сказал: Требуется переработать декодер сигнала на... Вы бы уточнили, декодер ЧЕГО ИМЕННО требуется переработать. А то они декодеры совсем разные бывают. Бывают и такие, что и 4 лет не хватит на переработку... Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
SergeySoG 0 25 июля, 2019 Опубликовано 25 июля, 2019 · Жалоба On 7/2/2019 at 5:37 PM, Самурай said: Вы бы уточнили, декодер ЧЕГО ИМЕННО требуется переработать. А то они декодеры совсем разные бывают. Бывают и такие, что и 4 лет не хватит на переработку... Я для уточнения декодер чего дал все свои контактные данные, проект уже заканчиваем. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
