[Alex77 4]

ug973 уже в наличии.

На днях будет доступно скачивание самой Вивады.

[alexadmin 0]

Интересно, с учетом, что уже новый год на носу - будет 18.4 или сразу 19.1 запилят?

[Alex77 4]

Доступно к скачиванию.

[troiden 0]

20 hours ago, alexadmin said:

Интересно, с учетом, что уже новый год на носу - будет 18.4 или сразу 19.1 запилят?

По роадмапу - сразу 2019.1, где-то в апреле-мае. И 2019.2 в сентябре-октябре. Переходят на два релиза в год.

 

Выложили видео с кратким описанием изменений: https://www.youtube.com/watch?v=dpt9jQBSYgA

 

[rloc 58]

[troiden 0]

7 minutes ago, rloc said:

 

Ну ошиблись с буковкой, с кем не бывает :) Качает 62,66 мегабайт.

[RobFPGA 35]

Приветствую!

 

Тестирую новинку на старом проекте.  Бросилось в глаза новый таск при P&R

...

Starting Netlist Obfuscation Task

...

Интересно будет глянуть что они там obfuscatили ?

Удачи! Rob.

 

[VSV9000 0]

Есть недокументированный параметр entity is "OBFUSCATE". Вот он и обрабатывается.

[RobFPGA 35]

Приветствую!

Увы - неожидаемого чуда не случилось - v2018.3 фигня   Также медленно  работает.

Да к тому же в используемом мной PCIe XDMA так и не починили проблемы с таймингом для режима Gen3 x8. После синтеза внутри XDMA видны 11!!! уровней логики с fanout>100 (при тактовой 250 MHz) и никакой оптимизацией при P&R это не лечится :(. А заниматься патчингом нетлиста после синтеза  лень.  

 

Удачи1 Rob.

 

[alxkon 0]

On 12/15/2018 at 6:05 PM, RobFPGA said:

Приветствую!

Увы - неожидаемого чуда не случилось - v2018.3 фигня   Также медленно  работает.

Да к тому же в используемом мной PCIe XDMA так и не починили проблемы с таймингом для режима Gen3 x8. После синтеза внутри XDMA видны 11!!! уровней логики с fanout>100 (при тактовой 250 MHz) и никакой оптимизацией при P&R это не лечится :(. А заниматься патчингом нетлиста после синтеза  лень.  

 

Удачи1 Rob.

 

А Block Design Вы не пробовали? А то у меня старый проект сломался после апдейта IP модулей. Попробывал сделать новый простой проект с Microblaze, GPIO и UART Lite,  вывлезает куча ошибок. Решил просто окатится назад

[Koluchiy 0]

Традиционный вопрос - сделали ли работу с partitions в Project Mode?

[RobFPGA 35]

Приветствую!

12 hours ago, alxkon said:

А Block Design Вы не пробовали? А то у меня старый проект сломался после апдейта IP модулей. Попробывал сделать новый простой проект с Microblaze, GPIO и UART Lite,  вывлезает куча ошибок. Решил просто окатится назад

Дизайны BD из  17.4 и 18.2  конвертировались без проблем. Но  у меня там не было блоков SOC  c MicroBlaze. 

Удачи! Rob.

[fguy 5]

Обновил на пробу проект для цинка (кинтекс) с 2018.2 на новую. Проблем особых при конвертации не было. Заметная разница только в фифохах - изменили настройки - можно выбирать ручками как реализовывать - LUT или BRAM (может быть и URAM где есть), убрали ресеты по выходным тактам для асинхронных и добавили отключаемые счетчики, отображает итоговый размер. Так что пройтись по всем фифохам после обновления BD не помешает. Результаты разводки сравнить не получилось - фифохи поставил на автовыбор ресурса, а в результате расклад другой по BRAM и часть перешла в LUTRAM со всеми вытекающими. Время имплемента оказалось меньше минут на 15 с 1.5 часов на старой, а синтез практически не ускорился. Не смотря на отсутствие упоминания в списке обновлений, HLS все же изменился и заметно - из плюсов качество синтеза ядер улучшилось (меньше LUT, FF, времена и латентность), а из минусов теперь обязательно приходится писать прагмы по ресурсам, которые в 2018.2 были типа как само собой разумеющееся, иначе на выходе синтезатора полный неадекват.

[li_hao01 0]

https://xilinx-ax-dl.entitlenow.com/dl/ul/2018/12/08/R210093553/Xilinx_Vivado_SDK_2018.3_1207_2324.tar.gz/2d4db8f59660b2d6fc4bba2469ea81c1/5C1152B4?akdm=0&filename=Xilinx_Vivado_SDK_2018.3_1207_2324.tar.gz

 

Download link for 2018.3. Wish some expert can download and upload to the FTP. 

[sonycman 1]

Простой проект на Zynq7007S, собирается и работает, но фиттер сыпет сотнями предупреждений вида: 

[Designutils 20-3303] unexpected site type 'IOPAD' in HDPYFinalizeIO

В 2018.2 всё нормально.

 

Радует, что починили SDK, теперь нормально работает без постоянных падений.

 

Ещё поражает тормознутость и вообще какая-то монструозность вивады, не всегда срабатывают клики мышкой на панели I/O Ports, любит крашится раз-другой за день без каких-либо сообщений, и это при работе с простым проектом начального уровня!

Неужели ей 16 гигабайт памяти и 8 ядерного процессора мало?

Или просто немеряно индусского тормозного говнокода без какой-либо оптимизации?

 

Ещё странный какой-то Constraints Wizard - упорно не даёт возможности создать необходимый Generated Clock, создал ручками через Edit Timings Constraints, после чего на вкладке Set Output Delays всё равно не даёт выбрать этот клок, как будто его и нету вовсе.

 

Понравился встроенный текстовый редактор с работающей в реальном времени проверкой синтаксиса, но вот Code Completion упорно не работает, хотя включен в настройках :(