[StewartLittle 45]

:1111493779:

Вот чем завлекают :

********************************************************************************

******

1. TimeQuest Timing Analyzer

TimeQuest Timing Analyzer: a new, ASIC-strength timing analyzer supporting the industry-standard SDC-based timing constraints format. TimeQuest Timing Analyzer enables users to create, manage, and analyze designs with complex timing constraints, such as clock multiplexed designs and source synchronous interfaces and to quickly perform advanced timing verification. TimeQuest Timing Analyzer is available in Quartus II software version 6.0 subscription edition.

 

2.Project Manager Interface – Improved Team Based Design

Project Manager Interface - manages resource and timing budgets at the top-level design. Additionally, the project manager interface allows the designer to manage timing constraints between blocks to maximize performance. This new feature allows teams to collaborate on the design of high-density FPGAs, resulting in improved design performance and designer productivity . This feature builds upon the incremental compilation design features first introduced in Quartus II software version 5.0 and 5.1.

 

3.Additional Enhancements

SystemVerilog support: allows faster RTL design implementation in support of the popular SystemVerilog syntax.

Enhanced I/O pin planner: provides easier integration of Altera’s megafunctions intellectual property and simpler process for making pin assignments.

Expanded board-level design support: offers HSPICE models of design outputs for more efficient board modeling when designing with Stratix II FPGAs.

LogicLock enhancement : ”LogicLock Membership Resource Filter”. This feature enhances design productivity by automating the process of excluding design elements of certain resource types (such as DSP elements, M4K memories, etc.) from a LogicLock region.

SignalTap II: now includes a Nios II CPU SignalTap disassembly plug-in . The plug-in increases system-level debugging productivity by assisting the ”tapping” of defined sets of Nios II nodes and by defining mnemonics for the Nios II CPU.

*******************************************************************************

 

Вот только про SystemVerilog я до конца не понял... :blink:

[EugeneS 0]

:1111493779:

Вот чем завлекают :

********************************************************************************

******

1. TimeQuest Timing Analyzer

TimeQuest Timing Analyzer: a new, ASIC-strength timing analyzer supporting the industry-standard SDC-based timing constraints format. TimeQuest Timing Analyzer enables users to create, manage, and analyze designs with complex timing constraints, such as clock multiplexed designs and source synchronous interfaces and to quickly perform advanced timing verification. TimeQuest Timing Analyzer is available in Quartus II software version 6.0 subscription edition.

 

2.Project Manager Interface – Improved Team Based Design

Project Manager Interface - manages resource and timing budgets at the top-level design. Additionally, the project manager interface allows the designer to manage timing constraints between blocks to maximize performance. This new feature allows teams to collaborate on the design of high-density FPGAs, resulting in improved design performance and designer productivity . This feature builds upon the incremental compilation design features first introduced in Quartus II software version 5.0 and 5.1.

 

3.Additional Enhancements

SystemVerilog support: allows faster RTL design implementation in support of the popular SystemVerilog syntax.

Enhanced I/O pin planner: provides easier integration of Altera’s megafunctions intellectual property and simpler process for making pin assignments.

Expanded board-level design support: offers HSPICE models of design outputs for more efficient board modeling when designing with Stratix II FPGAs.

LogicLock enhancement : ”LogicLock Membership Resource Filter”. This feature enhances design productivity by automating the process of excluding design elements of certain resource types (such as DSP elements, M4K memories, etc.) from a LogicLock region.

SignalTap II: now includes a Nios II CPU SignalTap disassembly plug-in . The plug-in increases system-level debugging productivity by assisting the ”tapping” of defined sets of Nios II nodes and by defining mnemonics for the Nios II CPU.

*******************************************************************************

 

Вот только про SystemVerilog я до конца не понял... :blink:

 

Синтезируемое подмножество SystemVerilog

Лучше бы они обеспечили совместное использование SignalTap и

incremental compilation :glare:

[Postoroniy_V 0]

Синтезируемое подмножество SystemVerilog

Лучше бы они обеспечили совместное использование SignalTap и

incremental compilation :glare:

не всё сразу видать...а хотелось бы как раз эту фичу - "SignalTap и

incremental compilation "

[Kiborg 0]

судя повсему, на фтп альтеры появились ветты Quartus v6

[Harbour 0]

Да нет, full release уже лежить. Жаль размер eval nios tar'а отличается от full версии не в лучшую сторону. Может кто линку на full linux nios2 tar знает ?

[Terminator 0]

Кто уже пробовал это чудо под линухом?

Он всё ещё требует linuxpthreads вместо ntpl ?

[Harbour 0]

Та не, тупо удаляешь альтеровский libgcc.so, правда 6.0 буду в среду юзать - у меня линк никакой

[Terminator 0]

Спасибо за наводку про libgcc.

[Terminator 0]

Та не, тупо удаляешь альтеровский libgcc.so, правда 6.0 буду в среду юзать - у меня линк никакой

 

Помогло.

 

Может подскажешь, что ещё можно сделать.

Quartus запускается, работает. Когда закрываешь получает SIGSERV и остаются висеть процессы mwfwrapper(зомби) и mwrpcss. Пока их не убъёшь quartus не запускается.

 

Стоит gentoo на двухядерном атлоне x86_64.

[StewartLittle 45]

Да нет, full release уже лежить. Жаль размер eval nios tar'а отличается от full версии не в лучшую сторону. Может кто линку на full linux nios2 tar знает ?

Eval ot Full отличается только тем, что в последнем есть микриумовская uC/OS II.

[Harbour 0]

Которая обычно нафиг не нужна, спасиб.

 

Та не, тупо удаляешь альтеровский libgcc.so, правда 6.0 буду в среду юзать - у меня линк никакой

 

Помогло.

 

Может подскажешь, что ещё можно сделать.

Quartus запускается, работает. Когда закрываешь получает SIGSERV и остаются висеть процессы mwfwrapper(зомби) и mwrpcss. Пока их не убъёшь quartus не запускается.

 

Стоит gentoo на двухядерном атлоне x86_64.

У меня одноядерный athlon64 на slackware-current - такого не наблюдается. Это глючит mw, тут есть два варианта :

- нужно выйти из квартуса и удалить ~/.mw и /tmp/Mw* (описанно в rn_qts) - и проверить, оно постоянно какую гадость в свои же файлы и записывает

- если не помогло, то собрать тестовое UP ядро и проверить - если пропадет то тогда mainwin не держит tls, увы альтера не обновляет несколько лет эту либу - им вообще на#$ать на unix'овых клиентов, как следствие есть проблемы с современными дистрибутивами и опциями (локализация/нерабочее колесо прокрутки/глюки и т.д.)

 

P.S. В 6.0 альтера обновила mainwin !

[Harbour 0]

Из sopc_builder'а кнопка "run nios ide" не фурычит, вручную ide пущается, пашет, но попытка клацнуть на "accelerate function by c2h" выдает error что типа нужно вначале ключить режим evaulation - как это бороть ? может фичи какой не хватает ?

[StewartLittle 45]

Из sopc_builder'а кнопка "run nios ide" не фурычит, вручную ide пущается, пашет, но попытка клацнуть на "accelerate function by c2h" выдает error что типа нужно вначале ключить режим evaulation - как это бороть ? может фичи какой не хватает ?

Не хватает файла c2h_port_byte_refine.ocp.

Его нужно засандалить в папку <nios_ide_install_path>\components\altera_avalon_c_hardware_accelerator\hdl

Этот файл, собссно, и есть евал-лицензия. Он закодированный. Интересно, что будет, если его раскрутить? :)

[Harbour 0]

Этот ocp они высылают или он входит в тот eval что валяется у них на ftp ?

Раскрутить обычно не проблема ;)

[Terminator 0]

P.S. В 6.0 альтера обновила mainwin !

 

Отличия существенные есть(не считая того что написано в первой месаге)?

А лечится от тем же способом?