[_andrew_ 0]

У меня плис XC3S200-4VQ100

System gates = 200K

 

ISE8.1 оказывает Total equivalent gate count for design=563,164

 

объясните дураку как это понимать...

[Very_hard 0]

Похоже что, это количество gates (элементов NAND/хотя на этот счет есть разные мнения/) в эквивалентном проекте на ASIC. Цифра очень абстрактная и зависящая от проекта, используемых встроенных блоков и т.д.

[_andrew_ 0]

Тогда такой

 

Тогда такой вопрос.

Необходимо оценить загруженность плис в гейтах (не знаю зачем, отправил несколько параметров: слайсы , флипфлопы и луты - хотят гейты) .

 

в моем кристале 200К System gates

допустим моя загрузка: 99% слайсов

память 10 из 12 блоков

луты 85% (примерно)

флипфлопы 60% (примерно)

могу к примеру сказать что в гейтах что то около 170К

мне нужна оценка (хотя бы моя, если нельзя иначе) в гейтах.

как правильно оценить, чтобы было хоть что то похожее на правду.

[ishergin 0]

Похоже что, это количество gates (элементов NAND/хотя на этот счет есть разные мнения/) в эквивалентном проекте на ASIC. Цифра очень абстрактная и зависящая от проекта, используемых встроенных блоков и т.д.

 

Тока сегоня читал Грушвицкого и Ко Проектирование систем на микросхемах программируемой логики - там на 111 :) странице описаны оценки логической емкости ПЛИС разных производителей... может xilinx тож по разному ценивает .

[_andrew_ 0]

а есть в эл виде ?

Грушвицкий и Ко Проектирование систем на микросхемах программируемой логики.

[email protected]

[DS 0]

Посмотрите описание Spartana, для каких условий дано значение 200 К вентилей. Память дает 10 и больше на бит, поэтому обычно приводится количество вентилей при определенном использовании памяти. Если Вы ее использовали больше, то может и 500 000 получиться. Так что противоречия нет.

[_andrew_ 0]

Память дает 10 и больше на бит...

что имеется ввиду? на 1 бит 10 gates?

[DS 0]

Память дает 10 и больше на бит...

что имеется ввиду? на 1 бит 10 gates?

 

Да, на 1 использованный бит (ячейку) памяти.

Изменено 10 апреля, 2006 пользователем DS_

[CaPpuCcino 0]

а есть в эл виде ?

Грушвицкий и Ко Проектирование систем на микросхемах программируемой логики.

[email protected]

здесь лежит

http://electronix.ru/forum/index.php?showtopic=14779

[_andrew_ 0]

"...При подсчете числа логичеcких вентилей предполагается работа функциональных блоков в режиме воспроизведения логических функций. При подсчете числа системных вентилей предполагается, что часть функциональных блоков работает в режиме блоков памяти и, следовательно, имеет другую эквивалентную сложность..."

 

так я не понял, что больше кол-во системных или логических вентилей...

если логических, то хотя бы примерный разброс...

 

к примеру у меня оговаривается в кристале 200К системных вентилей

у меня получилось 690К логических(видимо) вентилей - если так, то не сильно ли большой разброс?

[DS 0]

Вы посмотрите datasheet на Ваш кристалл. Там в табличке, где указано примерное количество вентилей, наверняка есть сносочка, где указаны условия, при которых плучены эти саме 200К вентилей. Соответственно, будет понятно 690К - это много или мало.

[Very_hard 0]

Вообще-то ситуация запутанная. В xapp119 говорится:

The density of ASICs is commonly measured using a ”logic gate count”, which is the total number of two-input NAND gates (four transistors per gate) in the design. One logic gate is equivalent to two system gates. Т.е. 1 NAND= 1 logic gate = 2 system gates

В документе ds022-1.pdf в таблице для виртексов указывается, что емкость устройств в логических гейтах в 3..5 раз меньше, чем в системных...

Кроме того, в книге The Design Warrior’s Guide to FPGAs(Clive ”Max” Maxfield) автор, описывая путаницу с подсчетом гейтов, говорит, что по наблюдениям специалистов: FPGA проекту емкостью 3 млн. системных гейтов оценочно соответствует проект на ASIC емкостью от 300 000 до 1 000 000 эквивалентных гейтов(=NAND=logic gate) в зависимости от оптимизма разработчика и использования встроенной памяти.

И еще в deepchip табличка - как маппер ксайлинкса подсчитывает гейты для проектов на виртексе...

 

Так вот: совершенно непонятно, почему для кристалла 200К количество гейтов больше 500 000. Ведь если это системные гейты, то они не должны превышать 200 К(?). Судя из приведенной выше информации в логических гейтах число должно быть еще меньше(?).

Конечно, если в проекте много Memory Block'ов гейт каунт будет увеличиваться... но не настолько же...

ЗЫ: У меня также проект на спартане (400K system gates), посмотрел: лутов 24%, слайс регистров 18%, Block RAMs 9 из 16, equivalent gate count 650 000. :unsure:

 

Конечно, я понимаю, что вопрос носит достаточно теоретический характер. Но хотелось бы разобраться... ...если это вообще возможно.

И еще: не нашел, при каких условиях рассчитывается емкость девайса в системных гейтах... наверное плохо искал. :)

[_andrew_ 0]

И еще: не нашел, при каких условиях рассчитывается емкость девайса в системных гейтах... наверное плохо искал. :)

я так же не нашел условий расчета системных гейтов. и чуствую что сегодня меня попросят уточнить такую разницу в доступных и используемых :( незнаю почему, но уже второй раз просят оценку в гейтах

[oval 0]

ЗЫ: У меня также проект на спартане (400K system gates), посмотрел: лутов 24%, слайс регистров 18%, Block RAMs 9 из 16, equivalent gate count 650 000. :unsure:

 

Возможно, заявленная емкость 400K, - это эквивалентная емкость без учета блочной памяти. В Вашем случае основная часть цифры 650K формируется за счет блоков памяти Block RAM.

[Very_hard 0]

Возможно, заявленная емкость 400K, - это эквивалентная емкость без учета блочной памяти. В Вашем случае основная часть цифры 650K формируется за счет блоков памяти Block RAM.

Похоже, все значительно хуже и заявленное Ксайлинксом кол-во системных гейтов в девайсе можно засунуть в одно место:

Q. How does Xilinx measure density?

Xilinx measures density in terms of system gates, using the same basic measurement established with the Virtex family. It is a combination of logic, memory, and custom circuit resources that would be utilized in a typical design. The system gate estimate is found in typical designs using a portion of the resources available on the device. This does not count a sum total of all the logic, memory, and custom circuit resources available on each device. Of course, each design uses a different amount of logic and memory, so the density measurement will vary. If a design uses only logic portion of the resources on the devices, the achieved density will be far less than if the design were to use both the logic and a good portion of the memory.

Т.е. заявленные системные гейты подсчитаны для каких-то ТИПИЧНЫХ проектов, в которых используется всего понемногу, и логики и памяти и др. встроенных вещей.

Так что стоит поверить мапперу, наверное, с его эквивалентными гейтами :)