RobFPGA 27 31 января, 2018 Опубликовано 31 января, 2018 · Жалоба Приветствую! Постигаю задр...а премудрости Quartus. :smile3046: Возникла необходимость экспортировать design partition модуль и заодно сгенерировать simulation model для него. Если просто задать этот модуль как top и сгенерировать для него модель с помощью quartus_eda то естественно в модели будут IO буфера которые мне не нужны. А как сгенерировать такую модель для модуля лежащего ниже по иерархии я с наскока не нашел :(. Помогите бедному "студенту". Успехов! Rob. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
blackfin 16 31 января, 2018 Опубликовано 31 января, 2018 · Жалоба Сделать порты виртуальными? В файле *.tcl написать: set_instance_assignment -name VIRTUAL_PIN ON -to valid set_instance_assignment -name VIRTUAL_PIN ON -to ready set_instance_assignment -name VIRTUAL_PIN ON -to tdata_i set_instance_assignment -name VIRTUAL_PIN ON -to tdata_o ... Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
RobFPGA 27 31 января, 2018 Опубликовано 31 января, 2018 · Жалоба Приветствую! Сделать порты виртуальными? В файле *.tcl написать: set_instance_assignment -name VIRTUAL_PIN ON -to valid ... Спасибо! Но увы не сработало :( - может что не так делаю. Сделал нужный мне модуль как "Top-level Entry". Добавил "set_instance_assignment -name VIRTUAL_PIN ON -to UpdateReqValid" в .qsf файл. Синтез -> Fitter -> EDA_writer Все равно в выходном .svo файле вижу stratixv_io_ibuf \UpdateReqValid~input ( ... А хочется сделать post-synthesis netlist для отделного модуля и post-synthesis simulation модель для него же. Удачи! Rob. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
EugeneS 0 31 января, 2018 Опубликовано 31 января, 2018 · Жалоба Приветствую! Постигаю задр...а премудрости Quartus. :smile3046: Возникла необходимость экспортировать design partition модуль и заодно сгенерировать simulation model для него. Если просто задать этот модуль как top и сгенерировать для него модель с помощью quartus_eda то естественно в модели будут IO буфера которые мне не нужны. А как сгенерировать такую модель для модуля лежащего ниже по иерархии я с наскока не нашел :(. Помогите бедному "студенту". Успехов! Rob. Зачем задавать модуль как top, когда можно сделать design partition и экспортировать его как .qxp (не забыв проверить что отмечен Post-Synthesis netlist)? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
RobFPGA 27 31 января, 2018 Опубликовано 31 января, 2018 · Жалоба Приветствую! Зачем задавать модуль как top, когда можно сделать design partition и экспортировать его как .qxp (не забыв проверить что отмечен Post-Synthesis netlist)? Так с начала так и сделал - но вот как для этого .qxp получить simulation model? Удачи! Rob. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
EugeneS 0 31 января, 2018 Опубликовано 31 января, 2018 · Жалоба ! Так с начала так и сделал - но вот как для этого .qxp получить simulation model? Я сделал так: - отметил в "more EDA netlist writer settings" maintain hierarchy - запустил EDA netlist writer - из полученного vho выгрыз нужный entity Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться