verali 0 22 марта, 2017 Опубликовано 22 марта, 2017 · Жалоба Всем добрый день! Имеем Cyclone V (обычный, без SOC) + Quartus 14.0 + QuestaSim. Собрал проект цифрового понижающего преобразователя (digital down converter) из альтеровских IP ядер (NCO, умножитель, FIR фильтр) и с opencores (CIC фильтр). Система двухканальная. В самом начале идет логика автоматического сброса (далее сброс будет приходить с процессора) Отдельно DDC, собранный из IP ядер. Данные с ПЛИС по последовательному порту идут в DSP. Под выходные данные с ПЛИС идет строб, который я вывожу на контрольные точки. В SDC файл прописываю свой клок, равный 60 МГц. В Warning присутствуют следующие предупреждения: 1)Unconstrained output ports 2)4 сигнала строба: Missing drive strength and slew rate Все остальные выходные информационные сигналы я вывожу на виртуальные пины, чтобы не мешались. В будущем они пойдут в DSP. При загрузке в ПЛИС стробы не идут - на контрольных точках висит высокий уровень. Буду признателен, если подскажете, как избавиться от варнингов. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Golikov 0 22 марта, 2017 Опубликовано 22 марта, 2017 · Жалоба все что пошло на виртуальные порты при синтезе выкинет оптимизатор, если это как то влияет на другие части схемы, они так же подвергнутся оптимизации. Надо расставлять ключики с запретом оптимизации и выкидыванием портов по варнингам оно очевидно хочет входной выходной делай получить, но это дело второе, 90% вас губит оптимизация. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
verali 0 23 марта, 2017 Опубликовано 23 марта, 2017 · Жалоба Надо расставлять ключики с запретом оптимизации и выкидыванием портов А где в Квартусе прописать запрет на оптимизацию? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Golikov 0 23 марта, 2017 Опубликовано 23 марта, 2017 · Жалоба обычно есть ключики вставляются прямо в верилог http://quartushelp.altera.com/14.1/mergedP...ir_preserve.htm http://quartushelp.altera.com/14.1/mergedP...le_dir_keep.htm в настройках тоже что-то вроде было "Remove redundant logic cells" , must be "off" "Ignore LCELL buffers", must be "off" вот на форуме http://www.alteraforum.com/forum/showthread.php?t=19328 ну и погуглите о запретах оптимизации Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
OM-S 0 23 марта, 2017 Опубликовано 23 марта, 2017 (изменено) · Жалоба Все остальные выходные информационные сигналы я вывожу на виртуальные пины, чтобы не мешались. все что пошло на виртуальные порты при синтезе выкинет оптимизатор, если это как то влияет на другие части схемы, они так же подвергнутся оптимизации. Неужели действительно Квартус выкидывает логику, которая идет на пины, которым присвоено "virtual pins" ? Изменено 23 марта, 2017 пользователем OM-S Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Golikov 0 24 марта, 2017 Опубликовано 24 марта, 2017 · Жалоба Ну, наверное, это я глупость сморозил:) хотя может и нет. Концептуально виртуальные пины все же не для использования в кристалле. Это для анализа и симуляций как я себе это вижу. Поэтому часть логики которая была на этих пинах может и осталась, но ее воздействие на систему константно и при имплиментации может быть и вырезана. Куда то же сигналы пропали, можно поглядеть финальные схемы проекта. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться