hardware.developer 0 10 февраля, 2017 Опубликовано 10 февраля, 2017 · Жалоба Уважаемое сообщество! Прошу оказать морально-техническую поддержку. Намедни решил попрактиковаться с FGPA Xilinx S6. Решил сделать управляемый синтезатор. Казалось бы, задача тривиальная, бери IP ядро и готово. Сделал быстренько проект самый простой. Фиксированная выходная частота. Проверил в симуляторе, работает. Подцепил user constraints файл, назначил выводы, казалось бы все. Однако не работает. я уже исчерпал все идеи. если бы микросхема была не рабочей, то я не видел бы на экране осциллоскопа меандр , но он есть, а отсчетов DDS нету. Прошу помочь кто чем может. Текст проекта прикладываю.. library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; use IEEE.STD_LOGIC_ARITH.all; use IEEE.NUMERIC_STD.all; Library XilinxCoreLib; library UNISIM; use UNISIM.VComponents.all; entity top_level is port ( clock : in std_logic; DDS_out_data : out std_logic_vector (11 downto 0) ); end top_level; architecture Behavioral of top_level is component DDS_CORE port( clk : in std_logic; sine: out std_logic_vector (11 downto 0) ); end component; attribute syn_black_box : boolean; attribute syn_black_box of DDS_CORE: component is true; begin MY_DDS : DDS_Core port map ( clk =>clock, sine => DDS_out_data); end Behavioral; Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться