[Anton1990 0]

Всем добрый день.

Есть АЦП с выходом JESD204B подключенная к ПЛИС Kintex.

Поскольку раньше такие АЦП не использовал назрел вопрос.

Собственно как в ПЛИС реализовать JESD204B, или уже есть готовые IP, или нужно покупать IP. В общем поделитесь как Вы это делаете?

Заранее спасибо за ответы.

[Dimidrol 0]

Все варианты возможны.

Самый простой - купить https://www.xilinx.com/products/intellectua...di-jesd204.html

Самый дешевый - написать самому.

[Anton1990 0]

Все варианты возможны.

Самый простой - купить https://www.xilinx.com/products/intellectua...di-jesd204.html

Самый дешевый - написать самому.

 

Если писать самому - стоит оно того? Или лучше не заморачиваться? Как там с сложностью? Для меня главное время.

[Lmx2315 2]

Если писать самому - стоит оно того? Или лучше не заморачиваться? Как там с сложностью? Для меня главное время.

..конечно стоит написать эту корку самому, потом можно будет продать страждущим.

p.s.

..корка стоит что-то около 5 - 10 к$ .

https://products.avnet.com/shop/en/ema/ef-d...457345626187097

https://electronix.ru/forum/lofiversion/ind...hp/t138119.html - тут люди сабдж обсуждали.

[alexadmin 0]

Если писать самому - стоит оно того? Или лучше не заморачиваться? Как там с сложностью? Для меня главное время.

 

Если только один АЦП и не стоит вопрос строго фиксированной задержки, то по сути вся корка - правильно настроить трансивер (ну почти). Все что там накручено в стандарте в первую очередь обращено на систему с несколькими АЦП работающими синфазно и обеспечение строго фиксированной задержки от момента сэмплирования до получения данных внури FPGA. Хотя если главное время, то, конечно, купить...

[_sda 0]

Если только один АЦП и не стоит вопрос строго фиксированной задержки, то по сути вся корка - правильно настроить трансивер (ну почти). Все что там накручено в стандарте в первую очередь обращено на систему с несколькими АЦП работающими синфазно и обеспечение строго фиксированной задержки от момента сэмплирования до получения данных внури FPGA. Хотя если главное время, то, конечно, купить...

Упаду на хвост. Тогда,если только один АЦП, с сигналом SYSREF можно не заморачиваться? Что подавать вместо него?

тема JESD204

[Алга 0]

Как здесь сообщали коллеги Xilinx JESD204b корка стоит еще дополнительно порядка 7тыс

У Алтеры как ситуация по этому вопросу? Или входит в состав лицензии на Quartus?

[alexadmin 0]

Упаду на хвост. Тогда,если только один АЦП, с сигналом SYSREF можно не заморачиваться? Что подавать вместо него?

тема JESD204

 

На АЦП в том или ином виде его может быть необходимо подать, иначе АЦП не войдет в рабочий режим (надо индивидуально читать про чип). Можно сформировать однократный импульс, в некоторых китах его попросту от механической кнопки запараллеливают. Со стороны FPGA опять-таки - если свое ядро, то не использовать, если чье-то - надо читать описание, sysref может быть обязательным для входа в режим выдачи данных пользователю.

[_sda 0]

На АЦП в том или ином виде его может быть необходимо подать, иначе АЦП не войдет в рабочий режим (надо индивидуально читать про чип). Можно сформировать однократный импульс, в некоторых китах его попросту от механической кнопки запараллеливают. Со стороны FPGA опять-таки - если свое ядро, то не использовать, если чье-то - надо читать описание, sysref может быть обязательным для входа в режим выдачи данных пользователю.

Спасибо!

[litv 0]

Можно попросить на сайте Xilinx временную лицензию.

Мы как то брали. Она на три месяца , все функции работают .

Ограничение по моему только по времени работы в железе , два часа что-ли.

 

https://www.xilinx.com/products/intellectua...evaluation.html

[SUPER_21 0]

На АЦП в том или ином виде его может быть необходимо подать, иначе АЦП не войдет в рабочий режим (надо индивидуально читать про чип). Можно сформировать однократный импульс, в некоторых китах его попросту от механической кнопки запараллеливают. Со стороны FPGA опять-таки - если свое ядро, то не использовать, если чье-то - надо читать описание, sysref может быть обязательным для входа в режим выдачи данных пользователю.

По моему там должна опция быть переключение в subclass 0 - т.е режим без подстройки детерменированной задержки

[_sda 0]

По моему там должна опция быть переключение в subclass 0 - т.е режим без подстройки детерменированной задержки

Есть такая опция. Так а может и правда для одного АЦП (или ЦАП)перейти в этот режим и не дёргаться, а alexadmin? Или могут быть какие нюансы?

[alexadmin 0]

Есть такая опция. Так а может и правда для одного АЦП (или ЦАП)перейти в этот режим и не дёргаться, а alexadmin? Или могут быть какие нюансы?

 

Не готов утверждать 100%. Для subclass 0 sysref не нужен. Но в таком режиме я ни разу не пытался работать, так что своим опытом подтведить не могу. Я бы в данном случае не пожалел подключить sysref к самой FPGA, чтобы перестраховаться. Если не понадобится - ну и слава богу.

[_sda 0]

Не готов утверждать 100%. Для subclass 0 sysref не нужен. Но в таком режиме я ни разу не пытался работать, так что своим опытом подтведить не могу. Я бы в данном случае не пожалел подключить sysref к самой FPGA, чтобы перестраховаться. Если не понадобится - ну и слава богу.

Спасибо! Согласен, это не помешает. Но тут есть некоторое недопонимание принципа работы этого самого sysref. Если его формировать из FPGA асинхронно просто как логический импульс некоторой длительности то возникнет проблема с сетапами и холдами. На диаграммах этот импульс всегда рисуется синхронно с клоком. Сформировать его синхронно на частоте 2ГГц тоже непонятно как

Есть ли у Вас какие мысли по этому поводу?

[alexadmin 0]

Спасибо! Согласен, это не помешает. Но тут есть некоторое недопонимание принципа работы этого самого sysref. Если его формировать из FPGA асинхронно просто как логический импульс некоторой длительности то возникнет проблема с сетапами и холдами. На диаграммах этот импульс всегда рисуется синхронно с клоком. Сформировать его синхронно на частоте 2ГГц тоже непонятно как

Есть ли у Вас какие мысли по этому поводу?

 

Формально да - берется специальный синтезатор, который порождает sysref в заданной фазе относительно клока. Если рассматривать этот sysref - чисто как путь отступления, то можно нагородить схемку, которая бы работала на базе клока трансивера (порождаемого из клока АЦП) и могла дергать sysref с возможностью, к примеру, изменения задержки в выходном пине. Задержку, если что-то пойдет не так, выбирать экспериментально.