[yes 8]

это бага или фича?

 

ну то есть удобно какую-то группу сигналов между, например, двумя ПЛИС собрать в шину, типа inout abus[100:0] (или например HSMC), сгенерить (или добыть) для нее констрейны привязки к ножкам, а дальше назначать в Verilog-е функции на ножки in или out

 

всегда так делал (для латтисов/ксайлинсов), а тут

 

Error (15871): Input port DATAIN of DDIO_IN primitive "ddr_in:ddr_in|altddio_in:ALTDDIO_IN_component|ddio_in_s9f:auto_generated|dd

io_ina[1]" must come from an I/O IBUF or DELAY_CHAIN primitive

 

я пытался и принудительно буфера (ALTIOBUF) ставить - все равно не разрешает.

 

 

 

[BSACPLD 15]

Для ALTDDIO нужно строго соблюдать соответствие типа порта.

Если хотите работать с inout, то поставьте двунаправленный вариант ALTDDIO.

[yes 8]

понятно.

но зачем такое закладывать в софт...

еще, насколько помню, не умеет инверсный пин диф. пары законстрейнить автоматом (по заданному констрейну на другой пин) - то есть нужно писать два констрейна, на *_p и на *_n

 

 

[BSACPLD 15]

понятно.

но зачем такое закладывать в софт...

еще, насколько помню, не умеет инверсный пин диф. пары законстрейнить автоматом (по заданному констрейну на другой пин) - то есть нужно писать два констрейна, на *_p и на *_n

Сейчас вспомнил ещё один нюанс.

В принципе можно назначить выход altddio_out на inout, но тип inout может быть только у самого верхнего уровня.

Во всей нижестоящей иерархии тип сигнала должен быть output.

По поводу дифпар.

Для TimeQuest достаточно констрейнить только *_p.

Исключением являются псевдодифференциальные пины, которые делаются из двух single-ended буферов.