[v_mirgorodsky 0]

При изучении pin-out таблиц на EP2C5F256 было обнаружено абсолютно идиотское расположение DQ пинов по корпусу микросхемы. Первым впечатлением было - Альтера сама знает как размещать пины, в этот раз сделала это несколько неудачно. При дальнейшем изучении оказалось, что при использовании DQ пинов ВСЯ DDR логика помещается в близлежащие ячейки и ничего, относящегося к DDR в IOB не пакуется :blink: Фиксированным оказалось только местоположение DQS пинов, имеющих программируемую задержку на входах и при этом могущих управлять глобальными клоковыми сетями. При детальном изучении даташитов на старшие семейства (Stratix, Stratix GX, Stratix II) обнаружилось, что там DQ пины действительно имеют пару DDR регистров в IOB и все остальное как должно быть. Соответственно вопрос - почему на Altera Cyclone EP2C5F256 DQ пины называются DQ и имеют четко выраженное по даташиту местоположение, хотя реально ничем не отличаются от пинов, находящихся рядом в том же банке?