[aabmail 0]

Коллеги,

 

Вопрос к тем, кто перешел на 2016.4.2. Появились ли там новые баги?

Что стабильнее: 2016.2, 2016.3 или 2016.4.2 ?

[toshas 0]

Мда, мифическое «возросшее потребление в статике» сначала у Артикса, а теперь и у Спартана-7 —

популярная тема у неумеющих читать даташыты...

 

Не могли бы вы пояснить, как "правильно" прочесть даташит ?

 

Spartan 6

https://www.xilinx.com/support/documentatio...heets/ds162.pdf

Table 5: Typical Quiescent Supply Current

LX25 11.0 mA

 

Spartan 7

https://www.xilinx.com/support/documentatio...-data-sheet.pdf

Table 5: Typical Quiescent Supply Current

XC7S25 48 mA

 

 

Спасибо!

[Dr.Alex 0]

Не могли бы вы пояснить, как "правильно" прочесть даташит ?

 

Spartan 6

https://www.xilinx.com/support/documentatio...heets/ds162.pdf

Table 5: Typical Quiescent Supply Current

LX25 11.0 mA

 

Spartan 7

https://www.xilinx.com/support/documentatio...-data-sheet.pdf

Table 5: Typical Quiescent Supply Current

XC7S25 48 mA

 

 

Спасибо!

 

Надоело уже.

Ну хотя бы прочитайте Notes вот прямо-прямо под теми таблицами, цыфирь из которых приводите. Хотя бы самую первую.

[Volkov 0]

Коллеги,

 

Вопрос к тем, кто перешел на 2016.4.2. Появились ли там новые баги?

Что стабильнее: 2016.2, 2016.3 или 2016.4.2 ?

 

Перешел на 2016.4_0124_1 с 2015.2.

Про стабильность - вылетел один раз просто сам по себе, когда я пиал HDL.

 

По времени компиляции - оно тормознутее чем 2015.2. Проект толком не разводится, время компиляции увеличилось на 30 мин ~50 %.

Думаю вернуться на 2015.2, и со временем свалить на Альтеру.

 

[Alex77 4]

Перешел на 2016.4_0124_1 с 2015.2.

Про стабильность - вылетел один раз просто сам по себе, когда я пиал HDL.

 

По времени компиляции - оно тормознутее чем 2015.2. Проект толком не разводится, время компиляции увеличилось на 30 мин ~50 %.

Думаю вернуться на 2015.2, и со временем свалить на Альтеру.

может просто проект несколько не удачно написан ?

[Volkov 0]

может просто проект несколько не удачно написан ?

 

Проект без проблем собирался на 2015.2. 250 тыс логики, и тыс умножителей за 50 минут. Я ожидал, что за год вивадо станет хотя бы не хуже, а тут такая засада.

 

[dxp 67]

... и со временем свалить на Альтеру.

Надо же! "Лучше всего клюёт у противоположного берега, это аксиома" (с) Ералаш. А я вот (после 20 лет исключительно альтероводства) нахожусь в процессе освоения Xilinx. :)

 

Проект без проблем собирался на 2015.2. 250 тыс логики, и тыс умножителей за 50 минут. Я ожидал, что за год вивадо станет хотя бы не хуже, а тут такая засада.

Поинтересуйтесь у альтероводов, какой квартус лучше в плане стабильности, предсказуемости и безглючности - например, 13.1 или 16.1? :)

[Volkov 0]

Это наверное ностальгия.

 

В 2016.4 покоцанная ILA.

 

There is CR-965551 filed for this issue.

It’s going to be fixed in 2017.1

 

Currently there is a workaround:

 

For both Basic and Advanced trigger modes

 

set_false_path -from [get_cells -hierarchical -filter { NAME =~ "*ila_core_inst/u_ila_regs/reg_15/I_EN_CTL_EQ1.U_CTL/xsdb_reg_reg*" && IS_SEQUENTIAL } ] -to [get_cells -hierarchical -filter { NAME =~ "*ila_core_inst/use_probe_debug_circuit_2_reg*" && IS_SEQUENTIAL} ]

set_false_path -from [get_cells -hierarchical -filter { NAME =~ "*ila_core_inst/u_ila_regs/reg_15/I_EN_CTL_EQ1.U_CTL/xsdb_reg_reg*" && IS_SEQUENTIAL } ] -to [get_cells -hierarchical -filter { NAME =~ "*ila_core_inst/en_adv_trigger_2_reg*" && IS_SEQUENTIAL} ]

set_false_path -from [get_cells -hierarchical -filter { NAME =~ "*ila_core_inst/u_ila_regs/reg_1a/I_EN_CTL_EQ1.U_CTL/xsdb_reg_reg*" && IS_SEQUENTIAL } ] -to [get_cells -hierarchical -filter { NAME =~ "*ila_core_inst/en_adv_trigger_2_reg*" && IS_SEQUENTIAL} ]

set_false_path -from [get_cells -hierarchical -filter { NAME =~ "*ila_core_inst/u_ila_reset_ctrl/asyncrounous_transfer.arm_in_transfer_inst/dout_reg*" && IS_SEQUENTIAL } ] -to [get_cells -hierarchical -filter { NAME =~ "*ila_core_inst/u_ila_reset_ctrl/asyncrounous_transfer.arm_in_transfer_inst/temp_reg0_reg*" && IS_SEQUENTIAL } ]

set_false_path -from [get_cells -hierarchical -filter { NAME =~ "*ila_core_inst/u_ila_reset_ctrl/asyncrounous_transfer.halt_in_transfer_inst/dout_reg*" && IS_SEQUENTIAL } ] -to [get_cells -hierarchical -filter { NAME =~ "*ila_core_inst/u_ila_reset_ctrl/asyncrounous_transfer.halt_in_transfer_inst/temp_reg0_reg*" && IS_SEQUENTIAL } ]

set_false_path -from [get_cells -hierarchical -filter { NAME =~ "*ila_core_inst/u_ila_reset_ctrl/asyncrounous_transfer.halt_out_transfer_inst/dout_reg*" && IS_SEQUENTIAL } ] -to [get_cells -hierarchical -filter { NAME =~ "*ila_core_inst/u_ila_reset_ctrl/asyncrounous_transfer.halt_out_transfer_inst/temp_reg0_reg*" && IS_SEQUENTIAL } ]

set_false_path -from [get_cells -hierarchical -filter { NAME =~ "*ila_core_inst/u_ila_reset_ctrl/asyncrounous_transfer.arm_out_transfer_inst/dout_reg*" && IS_SEQUENTIAL } ] -to [get_cells -hierarchical -filter { NAME =~ "*ila_core_inst/u_ila_reset_ctrl/asyncrounous_transfer.arm_out_transfer_inst/temp_reg0_reg*" && IS_SEQUENTIAL } ]

 

When Advanced Trigger mode is enabled use the following in addition to the above

 

set_false_path -from [get_cells -hierarchical -filter { NAME =~ "*ila_core_inst/en_adv_trigger_reg*" && IS_SEQUENTIAL } ] -to [get_cells -hierarchical -filter { NAME =~ "*ila_core_inst/u_ila_regs/reg_88f/I_EN_STAT_EQ1.U_STAT/xsdb_reg_reg*" && IS_SEQUENTIAL } ]

set_false_path -from [get_cells -hierarchical -filter { NAME =~ "*ila_core_inst/en_adv_trigger_reg*" && IS_SEQUENTIAL } ] -to [get_cells -hierarchical -filter { NAME =~ "*ila_core_inst/u_ila_regs/reg_892/I_EN_STAT_EQ1.U_STAT/xsdb_reg_reg*" && IS_SEQUENTIAL } ]

 

Workaround process:

 

For Instantiated design:

In case of instantiated design, above timing exceptions can be added directly to design/system level XDC file and take it through entire implementation.

 

For Inserted design:

Create a tcl file with the commands from above and hook it into the post-opt event under "Implementation settings".

 

 

https://forums.xilinx.com/t5/Implementation...ght/true/page/2