[Alexander_92 0]

Здравствуйте, подскажите, пожалуйста, если тактовая частота процессора плавает при работе в определенном пределе, то это можно как-то описать в файле проектных ограничений или принять во внимание другим образом при разработке проекта на ПЛИС ? Спасибо.

[Vascom 0]

Закладывай максимальную частоту. На более низкой всё гарантированно будет работать.

[makc 198]

Если частота плавает, то в этом случае может быть мало удовлетворения проектных ограничений. Проблемы могут вызвать блоки синтеза частоты, которые очень не любят плавающей частоты на входе и проектными ограничениями этот момент никак не закрыть.

[Vascom 0]

Речь о нестабильности частоты или возможности её изменения (как современные процессоры на пониженную частоту переходят)?

[bogaev_roman 0]

Здравствуйте, подскажите, пожалуйста, если тактовая частота процессора плавает при работе в определенном пределе, то это можно как-то описать в файле проектных ограничений или принять во внимание другим образом при разработке проекта на ПЛИС ? Спасибо.

А точно частота плавает или может есть фиксированный набор частот, мультиплексируемый снаружи? Если вариант 2, то SDC позволяет это описать (тактовые частоты, мультиплексируемые снаружи - http://kit-e.ru/articles/plis/2010_10_54.php). При плавающей частоте, может имеет смысл задать максимальную и минимальную.

 

[Alexander_92 0]

Речь о нестабильности частоты или возможности её изменения (как современные процессоры на пониженную частоту переходят)?

 

Есть задача спроектировать контроллер нескольких независимых интерфейсов SPI, то есть 4хSPI. В тз указано, что тактовая частота может быть

в пределах 100-200 Мегагерц. То есть в реальности она, получается, действительно плавает и это нужно учитывать. Насчет независимых интерфейсов,

что если контроллер принимает от нескольких ведомых сразу, то этот прием может происходить на разных частотах SCLK. Опять же указывается,

SCLK может быть 5-20 Мегагерц.

[Vascom 0]

Тогда закладывайся на максимальную частоту 200МГц, а входы SCLK на 20МГц.

[Alexander_92 0]

Тогда закладывайся на максимальную частоту 200МГц, а входы SCLK на 20МГц.

 

А как это можно аргументировать ? )) Пожалуйста, объясните.

[Vascom 0]

Если разведется на эти частоты, то на более низких все гарантированно будет работать.

[Alexander_92 0]

Если разведется на эти частоты, то на более низких все гарантированно будет работать.

 

Ну я тоже интуитивно так думаю, но это как-то связано с физикой процессов ...

[Vascom 0]

Каких процессов?

[Alexander_92 0]

Каких процессов?

 

Не важно, а вы не знаете, как в FPGA можно делать преобразования частот ?

[Vascom 0]

Можно делить частоту на регистрах или счетчика. Можно делить и умножать на PLL, даже дробные множители.