[Anton1990 0]

Все день добрый.

Создаю проект в Вивадо, задаю констрейны на период клока и все. Хочу откомпилировать без привязки вх. вых. портов к ножкам плис, он (Вивадо) ругается. В ISE такое прокатывало. Иногда полезно посмотреть как он сам раскидает ноги для выполнения констрейна, а потом развести плату. Что делать? Заранее спасибо за ответы.

[Amurak 0]

Как ругается? Что пишет?

[Anton1990 0]

Как ругается? Что пишет?

Точно выдаваемые ошибки сейчас не скажу. Только только в среду смогу. Но что-то было связано именно с отсутствие констрейнов на пины. После задания кострейнов проект развелся нормально. У меня есть проект пытаюсь выбрать плис под него, вот и хочу разводить без привязки ног к выводам плис только меняя плис в настройках проекта. В ISE такое запросто проходит.

[blackfin 23]

Создаю проект в Вивадо, задаю констрейны на период клока и все.

Так этого мало! :rolleyes:

 

Нужно прописать в sdc еще несколько строк:

set_property IOSTANDARD LVCMOS18 [all_inputs]
set_property IOSTANDARD LVCMOS18 [all_outputs]

set_property CFGBVS GND [current_design]
set_property CONFIG_VOLTAGE 1.8 [current_design]
set_property CONFIG_MODE S_SERIAL [current_design]

[Anton1990 0]

Так этого мало! :rolleyes:

 

Нужно прописать в sdc еще несколько строк:

set_property IOSTANDARD LVCMOS18 [all_inputs]
set_property IOSTANDARD LVCMOS18 [all_outputs]

set_property CFGBVS GND [current_design]
set_property CONFIG_VOLTAGE 1.8 [current_design]
set_property CONFIG_MODE S_SERIAL [current_design]

 

Так откуда мне было знать что этого мало. Попробую Ваши настройки. А что последние 3 означают? Для успешной компиляции я указывал только пины и стандарты (как и раньше в ISE).

[Alex77 4]

Так откуда мне было знать что этого мало. Попробую Ваши настройки. А что последние 3 означают? Для успешной компиляции я указывал только пины и стандарты (как и раньше в ISE).

дык как раз про то что и не хватало - вивадо и пишет в "варнингах" (про пины режима загрузки

set_property CFGBVS GND [current_design]

set_property CONFIG_VOLTAGE 1.8 [current_design]

set_property CONFIG_MODE S_SERIAL [current_design]

)

[Anton1990 0]

дык как раз про то что и не хватало - вивадо и пишет в "варнингах" (про пины режима загрузки

set_property CFGBVS GND [current_design]

set_property CONFIG_VOLTAGE 1.8 [current_design]

set_property CONFIG_MODE S_SERIAL [current_design]

)

 

Ругается Вивадо следующим образом:

 

[DRC 23-20] Rule violation (UCIO-1) Unconstrained Logical Port - 3 out of 3 logical ports have no user assigned specific location constraint (LOC). This may cause I/O contention or incompatibility with the board power or connectivity affecting performance, signal integrity or in extreme cases cause damage to the device or the components to which it is connected. To correct this violation, specify all pin locations. This design will fail to generate a bitstream unless all logical ports have a user specified site LOC constraint defined. To allow bitstream creation with unspecified pin locations (not recommended), use this command: set_property SEVERITY {Warning} [get_drc_checks UCIO-1]. NOTE: When using the Vivado Runs infrastructure (e.g. launch_runs Tcl command), add this command to a .tcl file and add that file as a pre-hook for write_bitstream step for the implementation run. Problem ports: D, Q, clk.

 

Рекомендованные выше опции прописывал - не помогло. Помогает только непосредственная привязка сигналов к выводам корпуса.

Понимаю что в ее ругани написана какя-то команда для лечения но я так и непонял до конца.

[blackfin 23]

[DRC 23-20] Rule violation (UCIO-1) Unconstrained Logical Port - 3 out of 3 logical ports have no user assigned specific location constraint (LOC).

Чтобы DRC не ругался, все равно нужно назначить пины.

Для тестового проекта сделать это проще всего "автоматом".

 

Способ такой:

1. Запускаете имплементацию с неназначенными пинами.

2. Открываете имплементированный дизайн.

3. Переключаетесь с Default Layout на I/O Planning (выпадающий список на верхней панели).

4. В нижней панели (I/O Ports) выделяете мышкой папку All Ports. (При этом все порты вашего проекта окажутся выделенными)

5. Нажимаете символ "Галки" (самая нижняя черная кнопка слева от портов I/O)

6. После того, как Vivado доложит об успешном назначении пинов портам, сохраняете изменения в файле sdc (нужно просто кликнуть на иконку дискеты в панели меню - расположена под командой Edit)

[Anton1990 0]

Чтобы DRC не ругался, все равно нужно назначить пины.

Для тестового проекта сделать это проще всего "автоматом".

 

Способ такой:

1. Запускаете имплементацию с неназначенными пинами.

2. Открываете имплементированный дизайн.

3. Переключаетесь с Default Layout на I/O Planning (выпадающий список на верхней панели).

4. В нижней панели (I/O Ports) выделяете мышкой папку All Ports. (При этом все порты вашего проекта окажутся выделенными)

5. Нажимаете символ "Галки" (самая нижняя черная кнопка слева от портов I/O)

6. После того, как Vivado доложит об успешном назначении пинов портам, сохраняете изменения в файле sdc (нужно просто кликнуть на иконку дискеты в панели меню - расположена под командой Edit)

 

Завтра попробую. Расписано подробно и понятно. Респект и уважуха.