[NSergeevich 0]

Плата ZedBoard rev.D, ZYNQ. Использую Xilinx ISE WebPack. Прикрутил tri mode ethernet mac v5.4 example designe. Synthesize - XST прошел успешно. А вот на создании ucf файла следующая проблема.

Не могу подсоединить выводы проэкта к банку где находятся выводы на phy. Bank 501 PS_MIO. Как открыть разрешение на этот банк, чтобы присоединиться к phy ?

 

Что-то такое пишет:

 

Could not legally place instance rgmii_txd_0_OBUF at IOPAD_X1Y94 since it belongs

to a shape containing instance trimac_fifo_block/trimac_block/rgmii_interface/txdata_out_bus[0].rgmii_txd_out.

The shape requires relative placement between rgmii_txd_0_OBUF and trimac_fifo_block/trimac_block/rgmii_interface/txdata_out_bus[0].rgmii_txd_out

that cannnot be honored because it would result in an invalid location for trimac_fifo_block/trimac_block/rgmii_interface/txdata_out_bus[0].rgmii_txd_out.

[aabmail 0]

Плата ZedBoard rev.D, ZYNQ. Использую Xilinx ISE WebPack. Прикрутил tri mode ethernet mac v5.4 example designe. Synthesize - XST прошел успешно. А вот на создании ucf файла следующая проблема.

Не могу подсоединить выводы проэкта к банку где находятся выводы на phy. Bank 501 PS_MIO. Как открыть разрешение на этот банк, чтобы присоединиться к phy ?

 

Что-то такое пишет:

 

Could not legally place instance rgmii_txd_0_OBUF at IOPAD_X1Y94 since it belongs

to a shape containing instance trimac_fifo_block/trimac_block/rgmii_interface/txdata_out_bus[0].rgmii_txd_out.

The shape requires relative placement between rgmii_txd_0_OBUF and trimac_fifo_block/trimac_block/rgmii_interface/txdata_out_bus[0].rgmii_txd_out

that cannnot be honored because it would result in an invalid location for trimac_fifo_block/trimac_block/rgmii_interface/txdata_out_bus[0].rgmii_txd_out.

 

ИМХО для банка 501 (то бишь процессинг систем) в UCF ноги указывать не нужно. Ноги банков процессорной системы указываются в настройках процессорной системы. Если используете пример для zed борды, то просто удалите ноги RGMII из UCF, и все :) .

А вообще в случае 7 серии, особенно zynq, рекомендуется от EDK держаться подальше. Ставьте VIVADO последней версии. Создайте проект начальным визардом, - ethernet работает сразу.

[NSergeevich 0]

ИМХО для банка 501 (то бишь процессинг систем) в UCF ноги указывать не нужно. Ноги банков процессорной системы указываются в настройках процессорной системы. Если используете пример для zed борды, то просто удалите ноги RGMII из UCF, и все :) .

А вообще в случае 7 серии, особенно zynq, рекомендуется от EDK держаться подальше. Ставьте VIVADO последней версии. Создайте проект начальным визардом, - ethernet работает сразу.

 

Дело в том, что я хочу забиндить порты на плисину.

[fguy 5]

Дело в том, что я хочу забиндить порты на плисину.

если вы хотите вывести ноги встроенных в проц цинка ядер внутрь плиса, то нужно в конфигураторе ядра цинка указать для этих ядер вывод на EMIO, тогда они появятся как дополнительные выводы на ядре и вы сможете подключить к ним свои ядра и логику внутри плиса

[NSergeevich 0]

если вы хотите вывести ноги встроенных в проц цинка ядер внутрь плиса, то нужно в конфигураторе ядра цинка указать для этих ядер вывод на EMIO, тогда они появятся как дополнительные выводы на ядре и вы сможете подключить к ним свои ядра и логику внутри плиса

 

Вот теперь начинается сомое интересное и не понятное. В проекте я добавляю Embedded Processor (файл XMP) в нем я собственно меняю MIO на EMIO для ethernet-а. На выходе получается файл который я добавляю в ТОП левел проекта. Но этот файл со слишком большим количеством выводов (а мне нужны только для eth Phy), не понятно как этот файл применять в проекте... куда девать все эти выводы?

PS instance_name (
    .LEDs_4Bits_TRI_IO(LEDs_4Bits_TRI_IO), 
    .GPIO_SW_TRI_IO(GPIO_SW_TRI_IO), 
    .processing_system7_0_MIO(processing_system7_0_MIO), 
    .processing_system7_0_PS_SRSTB(processing_system7_0_PS_SRSTB), 
    .processing_system7_0_PS_CLK(processing_system7_0_PS_CLK), 
    .processing_system7_0_PS_PORB(processing_system7_0_PS_PORB), 
    .processing_system7_0_DDR_Clk(processing_system7_0_DDR_Clk), 
    .processing_system7_0_DDR_Clk_n(processing_system7_0_DDR_Clk_n), 
    .processing_system7_0_DDR_CKE(processing_system7_0_DDR_CKE), 
    .processing_system7_0_DDR_CS_n(processing_system7_0_DDR_CS_n), 
    .processing_system7_0_DDR_RAS_n(processing_system7_0_DDR_RAS_n), 
    .processing_system7_0_DDR_CAS_n(processing_system7_0_DDR_CAS_n), 
    .processing_system7_0_DDR_WEB_pin(processing_system7_0_DDR_WEB_pin), 
    .processing_system7_0_DDR_BankAddr(processing_system7_0_DDR_BankAddr), 
    .processing_system7_0_DDR_Addr(processing_system7_0_DDR_Addr), 
    .processing_system7_0_DDR_ODT(processing_system7_0_DDR_ODT), 
    .processing_system7_0_DDR_DRSTB(processing_system7_0_DDR_DRSTB), 
    .processing_system7_0_DDR_DQ(processing_system7_0_DDR_DQ), 
    .processing_system7_0_DDR_DM(processing_system7_0_DDR_DM), 
    .processing_system7_0_DDR_DQS(processing_system7_0_DDR_DQS), 
    .processing_system7_0_DDR_DQS_n(processing_system7_0_DDR_DQS_n), 
    .processing_system7_0_DDR_VRN(processing_system7_0_DDR_VRN), 
    .processing_system7_0_DDR_VRP(processing_system7_0_DDR_VRP), 
    .processing_system7_0_ENET0_GMII_TX_EN_pin(processing_system7_0_ENET0_GMII_TX_EN_pin), 
    .processing_system7_0_ENET0_GMII_TX_ER_pin(processing_system7_0_ENET0_GMII_TX_ER_pin), 
    .processing_system7_0_ENET0_MDIO_MDC_pin(processing_system7_0_ENET0_MDIO_MDC_pin), 
    .processing_system7_0_ENET0_PTP_DELAY_REQ_RX_pin(processing_system7_0_ENET0_PTP_DELAY_REQ_RX_pin), 
    .processing_system7_0_ENET0_PTP_DELAY_REQ_TX_pin(processing_system7_0_ENET0_PTP_DELAY_REQ_TX_pin), 
    .processing_system7_0_ENET0_PTP_PDELAY_REQ_RX_pin(processing_system7_0_ENET0_PTP_PDELAY_REQ_RX_pin), 
    .processing_system7_0_ENET0_PTP_PDELAY_REQ_TX_pin(processing_system7_0_ENET0_PTP_PDELAY_REQ_TX_pin), 
    .processing_system7_0_ENET0_PTP_PDELAY_RESP_RX_pin(processing_system7_0_ENET0_PTP_PDELAY_RESP_RX_pin), 
    .processing_system7_0_ENET0_PTP_PDELAY_RESP_TX_pin(processing_system7_0_ENET0_PTP_PDELAY_RESP_TX_pin), 
    .processing_system7_0_ENET0_PTP_SYNC_FRAME_RX_pin(processing_system7_0_ENET0_PTP_SYNC_FRAME_RX_pin), 
    .processing_system7_0_ENET0_PTP_SYNC_FRAME_TX_pin(processing_system7_0_ENET0_PTP_SYNC_FRAME_TX_pin), 
    .processing_system7_0_ENET0_SOF_RX_pin(processing_system7_0_ENET0_SOF_RX_pin), 
    .processing_system7_0_ENET0_SOF_TX_pin(processing_system7_0_ENET0_SOF_TX_pin), 
    .processing_system7_0_ENET0_GMII_TXD_pin(processing_system7_0_ENET0_GMII_TXD_pin), 
    .processing_system7_0_ENET0_GMII_COL_pin(processing_system7_0_ENET0_GMII_COL_pin), 
    .processing_system7_0_ENET0_GMII_CRS_pin(processing_system7_0_ENET0_GMII_CRS_pin), 
    .processing_system7_0_ENET0_EXT_INTIN_pin(processing_system7_0_ENET0_EXT_INTIN_pin), 
    .processing_system7_0_ENET0_GMII_RX_CLK_pin(processing_system7_0_ENET0_GMII_RX_CLK_pin), 
    .processing_system7_0_ENET0_GMII_RX_DV_pin(processing_system7_0_ENET0_GMII_RX_DV_pin), 
    .processing_system7_0_ENET0_GMII_RX_ER_pin(processing_system7_0_ENET0_GMII_RX_ER_pin), 
    .processing_system7_0_ENET0_GMII_TX_CLK_pin(processing_system7_0_ENET0_GMII_TX_CLK_pin), 
    .processing_system7_0_ENET0_GMII_RXD_pin(processing_system7_0_ENET0_GMII_RXD_pin), 
    .processing_system7_0_ENET0_MDIO_pin(processing_system7_0_ENET0_MDIO_pin)
    );

 

[fguy 5]

Вот теперь начинается сомое интересное и не понятное. В проекте я добавляю Embedded Processor (файл XMP) в нем я собственно меняю MIO на EMIO для ethernet-а. На выходе получается файл который я добавляю в ТОП левел проекта. Но этот файл со слишком большим количеством выводов (а мне нужны только для eth Phy), не понятно как этот файл применять в проекте... куда девать все эти выводы?

Возьмите лучше последнюю виваду - там все наглядно и понятно и ядер свежих куча под 7-ку - для цинков лучшего решения нет

[NSergeevich 0]

Возьмите лучше последнюю виваду - там все наглядно и понятно и ядер свежих куча под 7-ку - для цинков лучшего решения нет

 

К сожалению... нужно разобраться как это сделать в айсе вебпаке

[litv 0]

Скажите что старший по званию ise webpack отменил. :)