[email protected] 0 24 августа, 2015 Опубликовано 24 августа, 2015 · Жалоба Целевое устройство -- CPLD Altera 5M40ZE64C5N из семейства MAX V. Требуется реализовать на нем сдвиговый регистр наподобие 74HC164 (см. например http://www.nxp.com/documents/data_sheet/74HC_HCT164.pdf) Отличия от 164: -- регистр должен быть не 8-битным, а большей разрядности: столько, сколько получится; -- не два, а только один последовательный вход; -- использовать возможности Max V по разделению напряжения питания и уровня логических входов и выходов. Регистр должен поддерживать daisy chaining, то есть последовательное включение нескольких устройств для увеличения разрядности. В результате ожидается схема или таблица, которая показывает, какая нога CPLD что делает и куда подключается, а также прошивка вместе с исходным проектом для Quartus, которую можно зашить на CPLD. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
uragan90 0 24 августа, 2015 Опубликовано 24 августа, 2015 · Жалоба Пишите на [email protected] обсудим! Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
StewartLittle 45 24 августа, 2015 Опубликовано 24 августа, 2015 · Жалоба Сделано, куда сдавать? :) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
[email protected] 0 24 августа, 2015 Опубликовано 24 августа, 2015 · Жалоба Сделано, куда сдавать? :) Встречный вопрос, как в анекдоте: куда платить деньги?.. Пришлите что-нибудь на [email protected] А я отвечу со своего основного ящика. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Corner 0 26 августа, 2015 Опубликовано 26 августа, 2015 · Жалоба Нормальному плисочнику это где-то на 5... 7 минут работы))) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
serega4058 0 26 августа, 2015 Опубликовано 26 августа, 2015 · Жалоба В инете много примеров. Вот например регистр на 64 (немного доработав получите под свою задачу). Написан на verilog module shift_1x64 (clk, shift, sr_in, sr_out, ); input clk, shift; input sr_in; output sr_out; reg [63:0] sr; always@(posedge clk) begin if (shift == 1'b1) begin sr[63:1] <= sr[62:0]; sr[0] <= sr_in; end end assign sr_out = sr[63]; endmodule Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Elsystems 0 28 августа, 2015 Опубликовано 28 августа, 2015 · Жалоба Нормальному плисочнику это где-то на 5... 7 минут работы))) Нормальный плисочник не будет брать заказы уровня студента 1-го курса. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться